「junction transistor」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The base of the control transistor Q2 is connected to the junction between a choke coil L1 and an output capacitor C2 through the series circuit of a diode D2 and a resistor R5, and a diode D3 is connected between the base and the emitter of the control transistor Q2.例文帳に追加

制御トランジスタＱ２のベースをダイオードＤ２と抵抗Ｒ５の直列回路を介してチョークコイルＬ１と出力コンデンサＣ２の接続点に接続し、制御トランジスタＱ２のベース、エミッタ間にダイオードＤ３を接続する。 - 特許庁

Since no grain boundary exists in these p-n junction and p-i-n junction or in the channel region, the concentration of the catalytic substance is lowered and a diode or a transistor having characteristics close to those attained by using a single crystal can be manufactured.例文帳に追加

この場合、これらのｐ−ｎ接合やｐ−ｉ−ｎ接合領域またはチャネル領域内に結晶粒界がなく、触媒物質濃度が低くなり、単結晶を用いた場合に近い特性のダイオードやトランジスタを作製することができる。 - 特許庁

By forming the pn junction or the pin junction of a diode, or the channel of a transistor in these thin lines, crystalline thin film semiconductor devices with identical characteristics can be manufactured nearly as same as those in the case where a single crystal is used.例文帳に追加

この細線部にダイオードのｐ−ｎ接合やｐ−ｉ−ｎ接合、またはトランジスタのチャネルを形成することにより、単結晶を用いた場合の特性に近く、かつ、特性が揃った結晶性薄膜半導体装置を作製することができる。 - 特許庁

To provide a MOS transistor which realizes full reduction in the resistance of a gate electrode, without the possibility of the occurrence of junction leakage of the source/drain region, and to provide a method for manufacturing the same.例文帳に追加

ソース・ドレイン領域のジャンクションリークの懸念なくゲート電極の十分な低抵抗化を実現するＭＯＳ型トランジスタ及びその製造方法を提供する。 - 特許庁

Thus, the phase difference detection circuit 34 changes the junction capacity of the transistor Tr1 so that the phase difference of the first and second carrier signals LO1 and LO2 comes close to 90 degrees.例文帳に追加

これにより、位相差検出回路３４は、第１，第２キャリア信号ＬＯ１，ＬＯ２の位相差が９０度に近づくようにトランジスタＴr1の接合容量を変更する。 - 特許庁

To suppress short channel effect in a field effect type transistor by preventing the reduction of driving capacity due to depletion of gate electrode and realizing a shallow junction between source and drain.例文帳に追加

電界効果型トランジスタにおいて、ゲート電極の空乏化による駆動能力の低下を防止しつつソース−ドレインの浅い接合を実現して短チャネル効果を抑制する。 - 特許庁

Because of such the structure, when negative ESD surge is applied to a pad for a source electrode, the pn junction areas 34 and 35 are broken down to protect the MOS transistor 1.例文帳に追加

この構造により、ソース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域３４、３５がブレークダウンし、ＭＯＳトランジスタ１を保護することができる。 - 特許庁

To obtain a method for fabricating a semiconductor device having good characteristics where junction leak current is low and no parasitic transistor is generated in the isolation trench.例文帳に追加

接合リーク電流が小さく、素子分離溝に寄生トランジスタが生成しないようにした、良好な半導体装置特性を備える半導体装置の製造方法を提供する。 - 特許庁

The vertical JFET 11 (junction field-effect transistor) comprises a semiconductor substrate 12, a first conductive source region 14, a first conductive channel region 16, and a second conductive gate region 18.例文帳に追加

本発明の縦型ＪＦＥＴは、半導体基体、第１導電型のソース領域、第１導電型のチャネル領域と、第２導電型のゲート領域とを備える。 - 特許庁

To provide a solid-state imaging device in which the image quality of a regenerated screen is not deteriorated, since a junction leakage current is not high even if the concentration of a well of a transistor is high.例文帳に追加

トランジスタのウェルの濃度を高くしても接合リーク電流が高くならずに、再生画面の画質を劣化させることのない固体撮像装置を提供すること。 - 特許庁

When introducing n-type impurities, since the p-n junction diode will not be formed, a current can flow, from the bit line 19 to the source line 17a through conduction of the transistor.例文帳に追加

ｎ型の不純物が導入される場合にはｐｎ接合ダイオードが形成されないので、トランジスタの導通によりビット線１９からソース線１７ａへ電流が流れる。 - 特許庁

Because of such the structure, when negative ESD surge is applied to a pad for a base electrode, the pn junction areas 21 and 22 are broken down to protect the npn transistor 1.例文帳に追加

この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。 - 特許庁

To provide a MOS transistor of nanometer scale that has reduced parasitic capacitance and junction leakage current by forming an SSR epi-channel, a silicon epi-layer, and a reverse spacer.例文帳に追加

ＳＳＲエピチャネルとシリコン・エピ層そしてリバース・スペーサを形成することで寄生抵抗及び接合漏洩電流が減少されたナノメートルスケールのモストランジスタを提供する。 - 特許庁

To provide a silicon photodetection module in which a silicon photodiode detection unit and a parasitic perpendicular bipolar junction transistor amplification unit are formed simultaneously by CMOS process.例文帳に追加

シリコンフォトダイオード検出ユニットおよび寄生垂直バイポーラ接合トランジスタ増幅ユニットがＣＭＯＳプロセスによって同時に形成され得るシリコン光検出モジュールを提供する。 - 特許庁

To improve the maximum oscillation frequency fmax by reducing the parasitic capacity Cbc between a base and collector in the hetero-junction bipolar transistor having a mesa of emitter.例文帳に追加

エミッタメサを有するヘテロ接合型バイポーラトランジスタにおいて、ベース−コレクタ間の寄生容量Ｃｂｃを低減させ、最大発振周波数ｆｍａｘを向上させること。 - 特許庁

To provide a semiconductor device that suppresses variations in a threshold voltage and an NBTI phenomenon and has improved transistor characteristics having a small junction leak current.例文帳に追加

しきい値電圧のばらつき及びＮＢＴＩ現象を抑制し、且つ、接合リーク電流の少ない優れたトランジスタ特性を有する半導体装置を提供する。 - 特許庁

A schottky junction IGBT is used as an output transistor 13 in an RCC switching power supply 2 wherein a switching frequency becomes high when the input voltage becomes high.例文帳に追加

入力電圧が高くなるとスイッチング周波数が高くなるＲＣＣ型スイッチング電源２において、出力トランジスタ１３に、ショットキー接合型のＩＧＢＴを用いる。 - 特許庁

This junction field effect transistor has a vertical type structure and on/off characteristics of a normally off type and uses silicon carbide as a semiconductor material as the main component.例文帳に追加

この接合型電界効果トランジスタは、縦型構造を有するとともに、ノーマリオフ型のオンオフ特性を有し、主成分の半導体材料として炭化珪素を用いている。 - 特許庁

To produce a metal contact of an emitter and a base reducing a base resistance without using a high-precision alignment or etching control in a hetero-junction bipolar transistor HBT.例文帳に追加

高精度のアライメントやエッチング制御を用いることなく、ヘテロ接合バイポーラトランジスタＨＢＴにおいて、ベース抵抗を低減しつつ、エミッタおよびベースの金属コンタクトを製作する。 - 特許庁

To provide a semiconductor device capable of reducing the element size of a hetero-junction bipolar transistor and eliminating efficiently heat generated inside an element.例文帳に追加

ヘテロ接合バイポーラトランジスタの素子サイズを縮小化し、素子内部で発生した熱を効率良く取り除くことができる半導体装置を提供することを目的とする。 - 特許庁

The AlGaN/GaN double hetero junction field effect transistor 80 includes a GaN buffer layer 92 containing Fe as impurities and an AlGaN first barrier layer 94.例文帳に追加

ＡｌＧａＮ／ＧａＮダブルへテロ接合電界効果トランジスタ８０は、不純物としてＦｅを含むＧａＮバッファ層９２と、ＡｌＧａＮ第１バリア層９４を含む。 - 特許庁

This hetero-junction field effect transistor (MISHFET) has a configuration in which a source ohmic electrode 105 and a drain ohmic electrode 106 are formed on an AlGaN barrier layer 104.例文帳に追加

このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。 - 特許庁

The junction type field effect transistor comes into the working condition by the voltage variation of the gate area and outputs a signal according to the quantity of the signal electric charge from a source.例文帳に追加

接合型電界効果トランジスタは、ゲート領域の電圧変化で動作状態になると共に、信号電荷の量に応じた信号をソースから出力する。 - 特許庁

To provide a double junction region of a NAND flash memory device which stably operates with high-voltage bias and a forming method for transfer transistor using it.例文帳に追加

高電圧バイアスに安定的に動作するＮＡＮＤ型フラッシュメモリ素子の二重接合領域及びこれを用いた転送トランジスタの形成方法を提供すること。 - 特許庁

A method comprises a step for performing an ion implantation S/D IMP for forming a source/drain junction of a transistor into predetermined regions of semiconductor substrates 11, 21; and a step for performing an additional compensation ion implantation CO IMP into a part of the source/drain junction to compensate the deviation of transistor characteristics depending on locations on the semiconductor substrates 11, 21.例文帳に追加

半導体基板１１，２１の所定領域に、トランジスタのソース／ドレイン接合を形成するためのイオン注入Ｓ／Ｄ ＩＭＰを行うステップと、半導体基板１１，２１上の位置に依存するトランジスタ特性の偏差を補償するように、ソース／ドレイン接合の一部に追加の補償イオン注入ＣＯ ＩＭＰを行うステップとを含む。 - 特許庁

A solid-state image pick up device 10 for charge accumulation is structured by arranging a pn-junction type sensor PD and pixels 11 including at least transfer transistor 13, and by floating the gate of the transfer transistor 13 under the bias condition that the gate of the transfer transistor 13 immediately before charge accumulation is cut off.例文帳に追加

ｐｎ接合型のセンサ部ＰＤと、少なくとも転送用トランジスタ１３を含む画素１１が配列されて成り、電荷蓄積の直前の転送用トランジスタ１３のゲートがカットオフされたバイアス状態で、転送用トランジスタ１３のゲートをフローティング状態にして電荷蓄積を行う固体撮像装置１０を構成する。 - 特許庁

When acquiring image data, a MOS transistor T8 is turned on to allow a MOS transistor T9 to carry out resetting, and thereafter, controlling a signal ϕVPS resets a logarithmic transform MOS transistor T1, in response to a threshold voltage and provides an output in response to an incident light to a P-N junction photodiode PD.例文帳に追加

撮像データ取得時に、ＭＯＳトランジスタＴ８をオンにし、ＭＯＳトランジスタＴ９によるリセットを行った後、信号φＶＰＳを制御することによって対数変換用ＭＯＳトランジスタＴ１を閾値電圧に応じてリセットし、その後ＰＮ接合フォトダイオードＰＤへの入射光に応じた出力を行う。 - 特許庁

The collector of Q3 is connected to the junction between the resistor R2 and the capacitor C2, and the emitter of the transistor Q3 is connected to a base winding L3, and the resistor R3 is connected between the base of the transistor Q3 and one end of the base winding L3, and the capacitor C3 is connected to the base and the emitter of the transistor Q3.例文帳に追加

Ｑ３のコレクタが抵抗Ｒ２とコンデンサＣ２の接続点に接続され、トランジスタＱ３のエミッタがベース巻線Ｌ３に接続され、トランジスタＱ３のベースとベース巻線Ｌ３の前記一端との間に抵抗Ｒ３が接続され、トランジスタＱ３のベースとエミッタとの間にコンデンサＣ３が接続されている。 - 特許庁

To provide a semiconductor device with high degree of freedom capable of improving a sustain withstand voltage, capable of preventing variation in the sustain withstand voltage, and capable of adjusting drain resistance and a junction profile after formation of a transistor, by a transistor with a simple structure.例文帳に追加

構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。 - 特許庁

To provide a gallium nitride system hetero-junction field effect transistor in which the structure of a barrier is improved, gate currents are reduced, mobility is improved, and transistor performance is improved, and to provide a method for manufacturing it.例文帳に追加

窒化ガリウム系へテロ接合電界効果型トランジスタにおいて、バリアーの構造を改善し、ゲート電流を低減して、移動度を高め、トランジスタ性能の向上を図った構造のヘテロ接合電界効果型トランジスタおよびその製造方法を提供する。 - 特許庁

Each terminal G of the n-channel MOS transistor NT1 and the p-channel MOS transistor PT1 is connected in common, and clock signals CLK, /CLK where the phases are inverted virtually are applied to its common junction and the terminal of capacitor CP1.例文帳に追加

ｎチャネルトＭＯＳトランジスタＮＴ１及びｐチャネルＭＯＳトランジスタＰＴ１の各ゲート端子Ｇは共通接続され、その共通接続点とキャパシタＣＰ１の端子とに互いに位相の反転したクロック信号ＣＬＫ，／ＣＬＫが印加される。 - 特許庁

The variable capacitor 30 is realized with a capacitive component of a diode (b) formed by pn junction between an emitter layer and a base layer in a bipolar transistor, and a capacitive component of a diode (a) formed by PN junction between the base layer and its collector layer.例文帳に追加

可変容量素子３０はバイポーラトランジスタにおけるエミッタ層とベース層間のＰＮ接合により形成されるダイオードｂの容量成分と、ベース層とコレクタ層間のＰＮ接合により形成されるダイオードａの容量成分とにより実現される。 - 特許庁

A semiconductor storage device comprises: plural bit lines; plural word lines; a source line; a magnetic tunnel junction element and a transistor connected in series between the bit lines and the source line; and a sense amplifier which detects data stored in the magnetic tunnel junction element.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、ソース線と、ビット線と前記ソース線との間に直列に接続された磁気トンネル接合素子およびトランジスタと、磁気トンネル接合素子に格納されたデータを検出するセンスアンプとを備える。 - 特許庁

An N channel junction type FET (Field-Effect Transistor) 133 is disposed between a power supply input terminal 111 and a sensor output terminal 113, and a gate of the N channel junction type FET 133 is connected to the node between of a bias resistor R_5 and a second ground terminal 112.例文帳に追加

電源入力端子１１１とセンサ出力端子１１３との間にＮチャンネル接合形ＦＥＴ１３３が設けられ、バイアス抵抗Ｒ_５と第２接地端子１１２との接続点にＮチャンネル接合形ＦＥＴ１３３のゲートが接続される。 - 特許庁

To provide a vertical type transistor having a buried junction in which a dopant concentration can be highly maintained while a depth of a junction where dopant is diffused can be controlled, which achieve improved contact resistance, and improve threshold voltage (Vt) of a channel by reducing the distance of separation between the channel region and the buried junction, and method for forming the same.例文帳に追加

ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。 - 特許庁

To provide a junction field effect transistor suitable for high speed operation in which the parasitic capacity component of a device can be reduced and a current level per unit area can be increased.例文帳に追加

デバイスの寄生容量成分を小さくできるとともに、面積当たりに流せる電流値を増加させることができる、高速動作に適した接合型電界効果トランジスタを提供する。 - 特許庁

To avoid increase in inter-gate capacity and to prevent a defect such as a junction leak due to a failure in etching an end of an L-shaped spacer in a silicide forming process for a fine transistor.例文帳に追加

微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく且つＬ字状スペーサの端部がエッチングされず接合リーク等の不良を防止できるようにする。 - 特許庁

To secure a readout margin of a spin torque transfer MRAM by reducing an influence of variations in on resistance of a cell transistor by increasing an effective resistance value of a magnetic tunneling junction (MTJ) element.例文帳に追加

スピン注入ＭＲＡＭにおいて、磁気トンネル接合（ＭＴＪ）素子の実効的な抵抗値を上げてセルトランジスタのオン抵抗のばらつきの影響を低減し、読み出しマージンを確保する。 - 特許庁

To provide a high voltage generator for use in a semiconductor memory device, which can improve reliability by preventing junction breakdown caused by breakage in a gate oxide film of a transistor.例文帳に追加

トランジスタのゲート酸化膜の破壊に起因する接合部のブレークダウンを防止し信頼性を向上させることができる、半導体メモリ素子に用いられる高電圧発生器を提供する。 - 特許庁

To provide a hetero-junction bipolar transistor allowing a ledge part to be easily formed into a thin layer without degrading an emitter electron transport characteristic and emitter injection efficiency, and suitable for miniaturization.例文帳に追加

エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化することが容易で、微細化に適したヘテロ接合バイポーラトランジスタを提供すること。 - 特許庁

The amplifying transistor 1 is stabilized by using a resistance component of the diode 2A and a desired high-frequency signal is passed by the P-N junction capacity of the diode 2A.例文帳に追加

ダイオード２Ａの抵抗成分を利用して増幅トランジスタ１の安定化が図られ、且つダイオード２ＡのＰＮ接合容量により、所望の高周波信号を通過させることができる。 - 特許庁

To provide a method for manufacturing a semiconductor device for suppressing a silicide film formed on the source/drain layer of a transistor from being projected from the junction of the source/drain layer.例文帳に追加

トランジスタのソースおよびドレイン層上に形成されたシリサイド膜がソースおよびドレイン層の接合部を突き抜けることを抑制する半導体装置の製造方法を提供する。 - 特許庁

The n-type diffusion layer 110a is selectively formed just under the p-type diffusion layer 111a as the top gate, and becomes a channel layer of the junction field effect transistor 151.例文帳に追加

トップゲートとなる前記Ｐ型拡散層１１１ａの直下に選択的に形成された前記Ｎ型拡散層１１０ａは接合型電界効果トランジスタ１５１のチャネル層となる。 - 特許庁

A channel region is located away from a high field drive region to make a low on-resistance and to downsize the lateral junction field effect transistor 100.例文帳に追加

また、チャネル領域が、高電界のドリフト領域から引き離され、低オン低抵抗化を図るとともに、横型接合型電界効果トランジスタ１００の小型化を図ることが可能となる。 - 特許庁

To provide a high-gain junction field effect transistor, whose performance is dispersed less by turning a leakage current Idss between the drain and source of the function FET to a small stable value.例文帳に追加

ジャンクションＦＥＴのドレイン・ソース間リーク電流Ｉdssを小さく安定した値にすることにより、性能のバラツキが小さく、高利得の接合型電界効果トランジスタを提供する。 - 特許庁