「junction transistor」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To allow a field density near a drain region to be relaxed in a high-voltage transistor and to maintain a shallow depth of a junction of a low concentration impurity region and proper transistor performance in a low-voltage transistor.例文帳に追加

高電圧トランジスタは、ドレイン領域の近傍の電界密度が緩和され、低電圧トランジスタは、低濃度不純物領域の接合の深さが浅く、良好なトランジスタ性能が維持される。 - 特許庁

The semiconductor device includes a normally-on hetero junction field effect transistor 100 having high withstand voltage; and a hetero junction field effect transistor 100 operating equally to that of a normally-off type, by forming a normally-off insulating gate type field effect transistor 200 into monolithic and connecting them in cascode.例文帳に追加

高耐圧を有するノーマリオン型のヘテロ接合電界効果トランジスタ１００とノーマリオフ型の絶縁ゲート型電界効果トランジスタ２００をモノリシックに形成し、それらをカスコード接続することによって、ノーマリオフ型と同等の動作をするヘテロ接合電界効果トランジスタ１００を備えた構成とする。 - 特許庁

The static-induction transistor is a kind of junction-type field-effect transistor which is developed to reduce impurities in a channel, and ensures current-voltage characteristics free from saturated condition.例文帳に追加

接合型電界効果トランジスタの一種で、チャンネル部の不純物を減らし、電流−電圧特性が飽和状態を示さないよう工夫した静電誘導トランジスタ。 - 特許庁

Moreover, a crystal defect which generates a leak current is formed at the area near the junction area of the source/drain region of the transistor 17 connected to the gate of transfer transistor 13.例文帳に追加

さらに、転送用トランジスタ１３のゲートに接続されるトランジスタ１７のソース・ドレイン領域の接合近傍に、リーク電流が発生する結晶欠陥を形成する。 - 特許庁

To provide a MIS field effect transistor including a shallow pn junction while a resistance of source/drain is kept lower and the driving force of the transistor is kept higher, and provide its manufacturing method.例文帳に追加

ソース／ドレインの抵抗を低く、トランジスタの駆動力を高く保ちつつ浅いＰＮ接合を備えるＭＩＳ型電界効果トランジスタ及びその製造方法の提供。 - 特許庁

The bipolar transistor has the raised and extrinsic base, and the hetero-junction bipolar transistor has silicide positioned on the raised and extrinsic base.例文帳に追加

本発明は、また、盛上った外因性ベースを備えるバイポーラ・トランジスタとこの盛上った外因性ベース上に位置するシリサイドとを備えるヘテロ接合バイポーラ・トランジスタも提供する。 - 特許庁

Therefore, the junction capacitance of the MOS transistor can be reduced, because a source region and a drain region having required concentrations and depths can be formed in the N-type MOS transistor region of the substrate 1.例文帳に追加

したがって、Ｎ型ＭＯＳトランジスタ領域には必要な濃度及び深さのソース及びドレイン領域を形成でき、接合容量の低減を図ることができる。 - 特許庁

Consequently, a state, VW-(forward junction withstand voltage of silicon) ≤VS (where, VW is the substrate voltage of the transistor), can be maintained easily and the sustaining breakdown voltage of the MOS transistor becomes high.例文帳に追加

その結果、基板電圧をＶＷとすると、 ＶＷ−（シリコンの順方向接合耐圧）≦ＶＳ の状態が維持し易くなり、サステイン耐圧が高くなる。 - 特許庁

To provide a junction field effect transistor and its manufacturing method in which the labor of manufacturing process can be reduced.例文帳に追加

製造工程の工数を削減することができる接合型電界効果トランジスタおよびその製造方法を提供する。 - 特許庁

To prevent generation of a punch-through in a MOS transistor and also to reduce junction capacitance of a source layer and a drain layer.例文帳に追加

ＭＯＳトランジスタのパンチスルーを防止すると共に、ソース層及びドレイン層の有する接合容量を低減する。 - 特許庁

To obtain a junction field-effect transistor(JFET) formed so that the diffusion depth of the impurity in a gate region does not vary.例文帳に追加

ゲート領域での不純物の拡散深さがばらつかないようにした接合型電界効果トランジスタを提供する。 - 特許庁

To increase threshold voltage and decrease turn-on resistance in the gate forward direction in a junction gate field effect transistor.例文帳に追加

接合ゲート型電界効果トランジスタにおいてゲート順方向立ち上がり電圧を高く、かつ、オン抵抗を低くする。 - 特許庁

To provide a hetero-junction bipolar transistor in which a parasitic capacitance can be reduced further, and its manufacturing method.例文帳に追加

寄生容量をより一層低減することができるヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。 - 特許庁

To provide a "non-collector" silicon-on-insulator (SOI) bipolar junction transistor not provided with an impurity doped collector.例文帳に追加

不純物ドープ・コレクタを備えない「コレクタ無し」シリコン・オン・インシュレータ（ＳＯＩ）バイポーラ接合トランジスタ（ＢＪＴ）を提供すること。 - 特許庁

To provide a hetero junction bipolar transistor capable of reducing the collector voltage dependency of a gain and an amplifier provided with it.例文帳に追加

利得のコレクタ電圧依存性を低減できるヘテロ接合バイポーラトランジスタおよびそれを備える増幅器を提供する。 - 特許庁

To improve reliability in a semiconductor device having a field effect transistor of a source and drain structure of a shallow junction.例文帳に追加

浅接合のソースおよびドレイン構造の電界効果トランジスタを有する半導体装置の信頼性を向上させる。 - 特許庁

To provide a hetero-junction bipolar transistor for improving a high frequency and manufacturing yield.例文帳に追加

高周波特性を改善と、製造歩留まりが向上したヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。 - 特許庁

To provide a hetero-junction bipolar transistor having high-speed operation properties/high-current driving force, and to provide its manufacturing method.例文帳に追加

高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。 - 特許庁

To provide a stable electrical circuit and a stable reference voltage generating circuit which are not dependent on junction leakage of a transistor at elevated temperature.例文帳に追加

高温でもトランジスタのジャンクションリークに依存しない安定した電気回路や基準電圧発生回路を提供する。 - 特許庁

To provide a manufacturing method for a high-voltage transistor wherein a high junction destructive voltage is provided for improved integrity.例文帳に追加

高い接合破壊電圧を得、集積度を向上させるようにした高電圧トランジスタの製造方法を提供する。 - 特許庁

An extension electrode and a test pad 54 are formed being continuously connected with the gate electrode of the junction type field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３とテストパッド５４を形成する。 - 特許庁

To prevent peeling and breakage of a gate electrode in a manufacturing process of a Schottky junction gate type field-effect transistor.例文帳に追加

ショットキー接合ゲート型の電界効果トランジスタの製造工程でゲート電極の剥がれや折れを完全に防止する。 - 特許庁

To provide a junction field-effect transistor which is reduced in planar size, and to provide a manufacturing method therefor.例文帳に追加

平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供する。 - 特許庁

An impendence between the junction point of the source of a transistor 110 for amplifying an RF signal and the drain of a transistor 111 for amplifying the RF signal and ground is controlled by the channel resistance of a transistor 114 for controlling a gain.例文帳に追加

ＲＦ信号増幅用トランジスタ１１０のソースとＲＦ信号増幅用トランジスタ１１１のドレインとの接続点と接地間のインピーダンスを利得制御用トランジスタ１１４のチャネル抵抗により制御する。 - 特許庁

Specifically, the substrate of the MOS transistor M2 for control is biased with the voltage of a junction between the MOS transistor M2 for control and a capacitor 1, in case that the MOS transistor M2 for control is of p-channel type.例文帳に追加

具体的には、制御用ＭＯＳトランジスタＭ２がＰチャネル型である場合には、制御用ＭＯＳトランジスタＭ２の基板を、該制御用ＭＯＳトランジスタＭ２とコンデンサ１との接続点の電圧でバイアスする。 - 特許庁

Due to such a structure, a base-collector junction capacitance C_BC and a base-emitter junction capacitance C_BE are significantly reduced, and the high frequency characteristics of the bipolar transistor can be improved.例文帳に追加

このような構成とすることにより、ベース・コレクタ接合容量C_BCおよびベース・エミッタ接合容量C_BEが大幅に低減され、バイポーラトランジスタの高周波特性を向上させることが可能となる。 - 特許庁

A word line and a transistor 210 having a junction region are formed on the first semiconductor substrate 100, and a bit line 214 connected to the junction region is formed in an upper part of the word line.例文帳に追加

第１半導体基板１００上にワードラインと接合領域を有するトランジスタ２１０とが形成され、ワードライン上部に接合領域と接続されるビットライン２１４が形成される。 - 特許庁

Moreover, the transistor of the photocoupler PC is connected between a power line 5 on positive side and a junction point 7 between voltage-dividing resistors R6 and R7, and the junction point 7 is also connected to the terminal of an integrated circuit IC.例文帳に追加

また、フォトカプラＰＣのトランジスタをプラス側電源ライン５と分圧抵抗Ｒ６，Ｒ７の接続点７の間に接続し、接続点７は集積回路ＩＣの端子にも接続する。 - 特許庁

The output of a CMOS transistor 102 is connected to the N electrode of one split electrode horizontal junction semiconductor layer 10a and the P electrode of another split electrode horizontal junction semiconductor layer 101b.例文帳に追加

ＣＭＯＳトランジスタ１０２の出力を、分割電極横接合半導体レーザ１０１ａのＮ電極と、分割電極横接合半導体レーザ１０１ｂのＰ電極に接続する。 - 特許庁

In a transistor part 10a, a junction capacity of a p-n junction between a p-type base layer 4 and the emitter layer 51 is limited to a low level, to prevent a decrease in high-frequency characteristics.例文帳に追加

トランジスタ部１０ａでは、ｐ型ベース層４とエミッタ層５１との間に形成されるｐｎ接合の接合容量は低く抑られ、高周波特性の劣化が防止される。 - 特許庁

PN junction reverse leak current of a photodiode and pn junction reverse leak current of an MOS transistor are offset by deciding the conductivity type of the MOS transistor connected to the photodiode with a pn junction, and noise component is reduced as added to a signal charge due to photoelectric conversion.例文帳に追加

ＰＮ接合を有するフォトダイオードに接続されるＭＯＳトランジスタの導電型を決定することで、フォトダイオードのＰＮ接合逆方向リーク電流と、ＭＯＳトランジスタのＰＮ接合逆方向リーク電流を相殺し、光電変換による信号電荷に加算されるノイズ成分を低減する構成とする。 - 特許庁

One of input terminals of a diode bridge 71 of constant voltage generation means 7 is connected to the junction of the AC power source 1 and the first transistor 31, and the other input terminal of the diode bridge 71 is connected to the junction of the AC power source 1 and the second transistor 32.例文帳に追加

定電圧生成手段7のダイオードブリッジ71の一方の入力端子は、交流電源1と第１トランジスタ31の接続点に接続され、ダイオードブリッジ71の他方の入力端子は、交流電源1と第２トランジスタ32の接続点に接続される。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

To provide a method of manufacturing a semiconductor device, equipped with a DRAM transistor whose junction leak is low and whose drive force is high.例文帳に追加

接合リークの小さい，かつ駆動力の高いＤＲＡＭのメモリセルトランジスタを備えた半導体装置の製造方法を提供する。 - 特許庁

To provide a junction field-effect transistor which is excellent in high frequency characteristics at a low cost and its manufacturing method.例文帳に追加

高周波特性が優れており且つ製造コストも低い接合型電界効果トランジスタ及びその製造方法を提供する。 - 特許庁

To suppress both high resistance and shallow junction breakdown of a silicide film on an impurity layer in an FUSI gate CMOS transistor.例文帳に追加

ＦＵＳＩゲートＣＭＯＳトランジスタにおいて、不純物層上シリサイド膜の高抵抗化及び浅接合破壊を共に抑制する。 - 特許庁

To provide a junction field effect transistor wherein a channel area is formed uniform in thickness, and to provide its manufacturing method.例文帳に追加

チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供する。 - 特許庁

To provide an epitaxial wafer for a hetero-junction bipolar transistor which is capable of improving a base-collector breakdown voltage without changing a collector layer in overall thickness.例文帳に追加

ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、コレクタ層の総厚さを変えずに、ベース・コレクタ耐圧を向上させる。 - 特許庁

To provide a field effect transistor which is capable of keeping a junction leakage low and having a low contact resistance while source/drain junctions are kept at a shallow position.例文帳に追加

浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ、且つコンタクト抵抗も低く保つ。 - 特許庁

To provide a hetero-junction bipolar transistor (HBT) having a structure that can be reduced in base-collector capacitance and base resistance.例文帳に追加

ベース−コレクタ容量及びベース抵抗を低減できる構造を有するヘテロ接合バイポーラトランジスタ(ＨＢＴ)を提供する。 - 特許庁

To provide a hetero-junction field effect transistor element wherein signal deterioration is suppressed even in a high frequency area and output is high.例文帳に追加

高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を提供する。 - 特許庁

In one embodiment, the bipolar junction transistor has a collector, an intrinsic base, an external base, and an emitter in a relationship to lamination.例文帳に追加

一実施形態では、バイポーラ接合型トランジスタは積層関係にあるコレクタ、真性ベース、外部ベースおよびエミッタを備えている。 - 特許庁

To provide an epitaxial wafer for an HBT (Hetero junction Bipolar Transistor) having an emitter-base interface of low density at the level of a recombination center.例文帳に追加

再結合中心となる準位の濃度が小さいエミッタ・ベース界面を有するＨＢＴ用エピタキシャルウェハを提供する。 - 特許庁

To suppress tunnel leak between emitter and bases of a lateral bipolar transistor, which is due to junction between high concentration emitter and bases.例文帳に追加

ラテラルバイポーラトランジスタのエミッタ・ベースが高濃度どうしの接合となることによって発生するエミッタ・ベース間のトンネルリークを抑える。 - 特許庁

To provide a high-gain bipolar junction transistor that can be integrated with a CMOS process, and its forming method.例文帳に追加

ＣＭＯＳ工程に統合されることができる高利得を有するバイポーラ接合トランジスタ及びその形成方法を提供する。 - 特許庁