「bus architecture」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

BUS ARCHITECTURE AND INFORMATION PROCESSOR USING THE SAME例文帳に追加

バスアーキテクチャ及びそれを用いた情報処理装置 - 特許庁

DATA BUS ARCHITECTURE FOR ACCELERATED COLUMN ACCESS IN RANDOM ACCESS MEMORY例文帳に追加

ランダムアクセスメモリにおける列アクセスの加速化用データバス構造 - 特許庁

The external interface engine (EIE) is coupled to the external bus architecture, where the external interface engine communicates over the external bus architecture in accordance with one or more bus protocols.例文帳に追加

外部インタフェースエンジン(EIE)は外部バスアーキテクチャに結合され、外部インタフェースエンジンは、１つ以上のバスプロトコルに従って外部バスアーキテクチャで通信する。 - 特許庁

ARCHITECTURE FOR UNIVERSAL SERIAL BUS-BASED PC FLASH DISK例文帳に追加

ユニバーサル・シリアル・バスに基づくＰＣフラッシュディスクのためのアーキテクチャ - 特許庁

Most microcomputers use single-bus architecture 例文帳に追加

大抵のマイクロコンピュータは単一バス体系(構造)を採用している - コンピューター用語辞典

The Accelerated Hub Architecture provides twice the bandwidth of the traditional PCI bus architecture at 266 MB per second. 例文帳に追加

AHA（強化ハブアーキテクチャ）は、１秒当り266MBで従来のPCIバスアーキテクチャの２倍の帯域幅を提供する。 - コンピューター用語辞典

A simulation device 1 includes: a bus architecture information acquisition unit which acquires bus architecture information of a bus included in a semiconductor integrated circuit; a transfer size calculation unit which calculates a transfer size suitable for the bus architecture on the basis of the acquired bus architecture information; and a simulation execution unit.例文帳に追加

実施形態によれば、シミュレーション装置１は、半導体集積回路に含まれるバスのバスアーキテクチャ情報を取得するバスアーキテクチャ情報取得部と、取得したバスアーキテクチャ情報に基づいて、バスアーキテクチャに適合する転送サイズを算出する転送サイズ算出部と、シミュレーション実行部とを有する。 - 特許庁

This open architecture consists of a 64-bit, 100MHz Processor Local Bus (PLB) and a 32-bit, 50MHz On-Chip Peripheral Bus (OPB). 例文帳に追加

このオープン・アーキテクチャは、64ビット、100MHzのプロセッサ・ローカルバス（PLB）と、32ビット、50MHzのオンチップ周辺バス（OPB）とからなっている。 - コンピューター用語辞典

To provide a bus architecture and a method for communicating videos and voice signals.例文帳に追加

映像及び音声信号を通信するバスアーキテクチャ及び方法を提供する。 - 特許庁

Most mainframe use multiple-bus architecture 例文帳に追加

大抵のメインフレーム(汎用大型コンピュータ)は複数バス体系(構造)を採用している - コンピューター用語辞典

To reduce the delay in a register accessing a peripheral device in a bus network architecture.例文帳に追加

バスネットワークアーキテクチャにおける周辺機器にアクセスするレジスタの遅延を低減する。 - 特許庁

This disclosure involves an on-chip bus architecture involving the on-chip bus that includes a collector node and at least one device node.例文帳に追加

本開示には、コレクタノードおよび少なくとも１つの装置ノードを含むオンチップバスを伴うオンチップバスアーキテクチャが関与する。 - 特許庁

To provide a connecting mechanism of the bus of an inexpensive computer device whose occupancy space is small which can be connected with a PCI(peripheral component interconnect) bus or an ISA(industry standard architecture) bus or the like.例文帳に追加

ＰＣＩバスやＩＳＡバス等の汎用バスに接続でき、占有スペースが小さくかつ低価格なコンピュータ装置のバスの接続機構を提供する。 - 特許庁

The internal interface is coupled to the external interface engine and the internal bus, where the internal interface buffers network data between the internal bus and the external bus architecture.例文帳に追加

内部インタフェースは外部インタフェースエンジンと内部バスに結合され、内部インタフェースは、内部バスと外部バスアーキテクチャとの間のネットワークデータをバッファする。 - 特許庁

To provide a system architecture for high-speed serial bus having compatibility with IEEE 1394 standard.例文帳に追加

１３９４スタンダードと互換性のある高速シリアルバス用のシステムアーキテクチュアを提供する。 - 特許庁

a distributed constraint-based search architecture for bus timetabling and duty assignment 例文帳に追加

バスの予定表作りと任務割当てのための分散した拘束に基づく探索アーキテクチャ - コンピューター用語辞典

A distributed architecture system including a plurality of nodes 24 and 26 operatively coupled together by a bus 28.例文帳に追加

バス２８で作働連結された複数のノード２４、２６を含む分布アーキテクチャーシステムである。 - 特許庁

To provide architecture by which a bus usage amount is optimized concerning data reading transfer and data writing transfer and which is provided with an improved device for interfacing with an on-chip bus to be used in an SOC performing state.例文帳に追加

プロセッサ・ローカル・バス（ＰＬＢ）システムのバスを最適化する方法、装置、およびコンピュータ・プログラムを開示すること。 - 特許庁

A switched-fabric I/O architecture eliminates many of the problems associated with a multidrop-bus scheme. 例文帳に追加

スイッチトファブリック入出力アーキテクチャは、マルチドロップバス構成に伴う多くの問題をなくす。 - コンピューター用語辞典

A network interface between an internal bus and an external bus architecture having one or more external buses includes an external interface engine 30 and an internal interface 34.例文帳に追加

内部バスと、１つ以上の外部バスを有する外部バスアーキテクチャの間のネットワークインタフェースは、外部インタフェースエンジンと内部インタフェースを有する。 - 特許庁

This architecture enables a plurality of time sensitive processes to use a single serial bus interface.例文帳に追加

本発明は、複数のタイムセンシティブなプロセスに対して単一のシリアルバスインターフェースの使用を可能にする。 - 特許庁

To properly process a bus error caused in an instruction bus or data bus of a CPU having a Harvard architecture as regards an error processing method and an information processor.例文帳に追加

本発明は、エラー処理方法及び情報処理装置に関し、ハーバードアーキテキチャを有するＣＰＵの命令バス又はデータバスで発生したバスエラーを適切に処理可能とすることを目的とする。 - 特許庁

To provide a new computer architecture of non-parallel system bus type from which the limitation in distance resulted from the natural characteristic of a parallel system bus is removed.例文帳に追加

パラレルシステムバスの固有の特性に起因する距離的な制約を排除した非パラレルシステムバス方式の新らしいコンピュータアーキテクチァを提供する。 - 特許庁

The wrapper bus connects all hardware communication adapters for each virtual channel in the virtual architecture specification. 例文帳に追加

ラッパーバスは、この仮想アーキテクチャ仕様におけるそれぞれの仮想チャネルのためのすべてのハードウェア通信アダプタを接続する。 - コンピューター用語辞典

To obtain a multiprocessor of high performance by providing an independent bus and an external bus I/F for every different architecture when a plurality of multiprocessors are contained on one chip.例文帳に追加

同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。 - 特許庁

To obtain a multiprocessor of high performance by providing independent bus and external bus I/F for every different architecture when a plurality of multiprocessors are contained on one chip.例文帳に追加

同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。 - 特許庁

Therefore, conditions from bus architecture design to logic synthesis can be integrally applied to support the system design.例文帳に追加

そのため、バスアーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することが可能となる。 - 特許庁

To provide improved architecture for an on-chip bus which flexibly and robustly supports various built-in system requirements.例文帳に追加

柔軟かつ堅固に多種多様な組込みシステム要件をサポートするオンチップ・バスのための改善されたアーキテクチャを提供すること。 - 特許庁

To provide a method and an apparatus for a read operation and a write operation in a semiconductor memory device having an input/output architecture comprising a separate data input bus and data output bus.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置において読み出しと書き込み動作をする方法及び装置を提供するにある。 - 特許庁

The bus architecture comprises a main bus designed and adapted to connect a microprocessor, an image capture module, and a dual master module to a high density memory and a secondary bus operating independently of the main bus and designed and adapted to connect the dual master module to a high-speed secondary memory.例文帳に追加

このバス構造は、マイクロプロセッサ、イメージキャプチャーモジュール、およびデューアルマスタモジュールを高密度メモリに連結するように適合に設計されたメインバスとメインバスに独立的に動作してデューアルマスタモジュールを高速２次メモリに連結するように適合に設計された２次バスとを含む。 - 特許庁

To provide an authentication system or the like whereby data transmitted on a bus whose architecture is known are not illegitimately processed.例文帳に追加

アーキテクチャが既知のバス上で伝送されるデータが不正に取り扱われないようにするための認証システム等を提供することである。 - 特許庁

The bus architecture system constructs an ASIC before the actual operation of the ASIC and also executes the check of ASIC operation for the purpose of debugging.例文帳に追加

バスアーキテクチャシステムはASICの実際の動作に先立ってASICの構成を行い、また、デバッギングを目的としてASICの動作の検査を実行する。 - 特許庁

A fast bus architecture is characterized in a low signal level, differential detection and the net current sum of zeros on a group of four wire transmission lines.例文帳に追加

高速バス・アーキテクチャは、低い信号レベルと、差動検出と、４本のワイヤ伝送線路群上の０の正味電流和とを特徴とする。 - 特許庁

To provide a semiconductor integrated circuit simulation device which eliminates the need to change or rewrite a TL model in a case of change of a bus architecture.例文帳に追加

バスアーキテクチャの変更があった場合にTLモデルの変更あるいは書き換えを不要にする半導体集積回路シミュレーション装置を提供する。 - 特許庁

To enjoy the benefits of a wide data bus applied by an embedded memory without damaging any application possibility to the present ASIC architecture.例文帳に追加

現在のＡＳＩＣアーキテクチャに対する適用可能性を損なうことなく埋め込まれたメモリによって与えられる広いデータバスの利益を享受させる。 - 特許庁

The graphical job editor presents to a user a graphical representation of respective available devices 101-104 and operation provided by a service bus layer of the workflow architecture.例文帳に追加

グラフィカル・ジョブ・エディターは、ワークフロー・アーキテクチャのサービス・バス層により提供される、利用可能な各装置及び動作のグラフィカル表現をユーザーに提示する。 - 特許庁

According to this architecture, since the limitation is only the connectable number to the serial bus controller, infinite combinations of system structures can be attained.例文帳に追加

このアーキテクチァによれば、その制約はシリアルバスコントローラに対する接続可能な数のみであるため、システム構成の無限の組み合わせが可能となる。 - 特許庁

A bus architecture system is formed in an integrated circuit device 30 having a communication port 34 constructed so as to be able to interface with an electronic system.例文帳に追加

バスアーキテクチャシステムは、電子システムとインタフェースできるように構成された通信ポート３４を有する集積回路デバイス３０の中に形成される。 - 特許庁

This microprocessor is provided with a Harvard bus architecture and a bus line mechanism, and it is judged that an instruction in a pipe line stage in which data access is performed and a preceding pipe line stage is not any instruction for preventing data access by a pipe line controller 2, and it is predicted that a bus 5 is not used for the following instructions, and the bus 5 is related during that period.例文帳に追加

この発明は、ハーバードバスアーキテクチャとパイプライン機構を有するＭＰＵにおいて、データアクセスが行われるパイプラインステージと、前段のパイプラインステージ内の命令が、データアクセスを行わない命令でないことをパイプラインコントローラ２で判別して、バス５が以後の命令で使用されないことを予測し、その期間にバス５を解放するように構成される。 - 特許庁

Japanese chip makers which formed the Parallel Processing RAM (PPRAM) consortium to investigate a scalable DRAM architecture with integrated logic to remedy growing bus bandwidth constraints 例文帳に追加

バス帯域幅制約の拡大を軽減すべく, 集積ロジックをもったスケーラブルなDRAMアーキテクチャを研究するコンソーシアム, PPRAM(並列処理RAM)コンソーシアムを結成した日本のチップメーカ達 - コンピューター用語辞典

To use a simple method to prevent the processing capability of a microcomputer's CPU with Harvard architecture from being reduced by a weight request output from a circuit such as a bus controller connected to an instruction bus.例文帳に追加

ハーバードアーキテクチャを有するＣＰＵを用いて構成されたマイクロコンピュータにおいて、命令側バスに接続されるバスコントローラ等の回路から出力されるウエイト要求により、ＣＰＵの処理能力が低下することを簡易な方法で防止する。 - 特許庁

To provide an improved data processing system architecture reducing waiting time of communication between physically separating processors, reducing bus bandwidth consumption, and releasing the bus bandwidth for a general data transfer between the processor and a hierarchical memory system.例文帳に追加

物理的に離れたプロセッサの間の通信の待ち時間を減らし、バス帯域幅消費を減らし、プロセッサおよび階層メモリ・システムの間の一般データ転送のためにバス帯域幅を解放する、改善されたデータ処理システム・アーキテクチャを提供すること。 - 特許庁

Thus, a microprocessor, a chip bus architecture, a memory, peripheral equipment and an input/output port or the like are shared by many SoC plans so that mean costs of each SoC plan can be reduced.例文帳に追加

これによって、マイクロプロセッサ、チップバスアーキテクチャ、メモリ、周辺装置および入出力ポートなどは多くのＳｏＣ計画に共用されるので、各ＳｏＣの平均コストを低減できる。 - 特許庁

To provide a data transfer controller capable of easily changing a bus width of an external memory device according to processing contents required to a system, and efficiently using the band width with an architecture wherein burst access is remarked.例文帳に追加

システムに要求される処理内容に応じて外部メモリデバイスのバス幅を容易に変更でき、バーストアクセスを意識したアーキテクチャでバンド幅を効率的に使用できるデータ転送制御装置を提供する。 - 特許庁

A processor is provided that comprises: a bus which detects whether an architecture event has occurred within a core; and a power unit which executes power sequence in response to the occurrence of the event.例文帳に追加

本発明は、アーキテクチャイベントがコア内で発生したか検出するバスと、前記アーキテクチャイベントの発生に応答して、電力シーケンスを実行させる電力ユニットとを有するプロセッサを提供する。 - 特許庁