「BLi」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In this semiconductor storage device having a shared sense amplifier, a BLI control circuit 22 for outputting a bit line separation signal BLI is configured so as to latch a block selection signal RBS in accordance with a change in a trigger signal RXT.例文帳に追加

シェアードセンスアンプ構成を有する半導体記憶装置において、ビット線分離信号ＢＬＩを出力するＢＬＩ制御回路２２を、トリガ信号ＲＸＴの変化に応じてブロック選択信号ＲＢＳをラッチするように構成する。 - 特許庁

An integrated memory has bit lines BLi, word lines WLk, and memory cells MC arranged at intersections of plate electrode lines PLi.例文帳に追加

集積メモリは、ビット線ＢＬｉ、ワード線ＷＬｋ、プレート電極線ＰＬｉの交点に配置されているメモリセルＭＣを有している。 - 特許庁

A transfer section 3A is prepared for connecting a data line CLi with a bit line BLi of a pair of bit lines corresponding to the data line CLi when writing and reading a memory block 1 and giving "L" to the bit line /BLi corresponding to the data line when data on the data line CLi is "H".例文帳に追加

メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。 - 特許庁

The P channel MOS TR 1 is connected across a bit line BLi and node N1 and receives the voltage on a word line WLj at its gate terminal.例文帳に追加

ＰチャネルＭＯＳトランジスタ１は、ビット線ＢＬｉとノードＮ１との間に接続され、ワード線ＷＬｊ上の電圧をゲート端子に受ける。 - 特許庁

Each circuit block BLi is provided with shift register unit circuits Ai1 to Ai4, logical operation unit circuits Bi1 to Bi4, and a control unit circuit Ci.例文帳に追加

回路ブロックＢＬｉはシフトレジスタ単位回路Ａｉ１〜Ａｉ４、論理演算単位回路Ｂｉ１〜Ｂｉ４、および制御単位回路Ｃｉを備える。 - 特許庁

Since there in no change in the signal BLI while the same block is selected because of this, charge and discharge currents can be reduced.例文帳に追加

これにより、同一ブロックが選択されている間は信号ＢＬＩの変化が生じないので、充放電電流を低減することができる。 - 特許庁

The present invention includes a cell array 11a, a plurality of word lines WLi, a plurality of bit lines BLi, a plurality of switching circuits SWi for column selection whose end nodes are connected to the corresponding bit lines, respectively, and a leakage current compensating circuit 12 whose output node is connected to other ends of the switching circuits.例文帳に追加

セルアレイ11aと、複数のワード線WLiと、複数のビット線BLiと、各ビット線に対応して設けられ、各一端ノードが対応するビット線へ接続されたカラムセレクト用の複数のスイッチング回路SWiと、スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路12とを具備する。 - 特許庁

An imaging apparatus 1 has: an imaging element that carries out photoelectric conversion of a light image of a subject to generate an image signal; and a calculation means that calculates each luminance value of a plurality of photometer blocks BLi generated by segmenting a photographing image based on the image signal on the basis of a pixel value of a pixel which belongs to each of the plurality of photometer blocks BLi.例文帳に追加

撮像装置１は、被写体の光像を光電変換して画像信号を生成する撮像素子と、当該画像信号に基づく撮影画像が区分されて生成された複数の測光ブロックＢＬｉの輝度値のそれぞれを、複数の測光ブロックＢＬｉのそれぞれに属する画素の画素値に基づいて算出する算出手段とを備える。 - 特許庁

The bit line potential control circuit 7 controls the reference bit line /RBL to a voltage level different from the voltage level of the bit line /BLi during the operation of reading data from the memory cell 21.例文帳に追加

ビット線電位制御回路７は、メモリセル２１からデータを読み出す読み出し動作時に、リファレンスビット線／ＲＢＬをビット線／ＢＬｉの電圧レベルと異なる電圧レベルに制御する。 - 特許庁

The other reference bit line/BLi is connected to the main bit line/BL0 through a balance adjusting switch element TA for electric charges balance adjustment between parasitic capacitance of each reference bit line.例文帳に追加

別の参照ビット線／ＢＬｉが、各参照ビット線の寄生容量間での電荷平衡調整のため平衡調整スイッチ素子ＴＡを介して主参照ビット線／ＢＬ０と接続されている。 - 特許庁

The gate of the transistor TN13 is connected to a transistor TP11 and a connection node n11 of the TN11, the potential level of a connection node of the transistor TN14 and the TN13 is outputted as a signal BLi (i, 0).例文帳に追加

トランジスタＴＮ１３のゲートは、トランジスタＴＰ１１およびＴＮ１１の接続ノードｎ１１と接続し、トランジスタＴＮ１４とＴＮ１３の接続ノードの電位レベルが信号ＢＬＩ（ｉ，０）として出力される。 - 特許庁

One electrode in each memory capacitor C in a memory cell MC is connected to one of plural bit lines BLi through a corresponding selection transistor T and the other electrode is connected to one of plate segments PLA, PLB, PLC and PLD.例文帳に追加

メモリセルＭＣにおける各メモリキャパシタＣの一方の電極は、対応する選択トランジスタＴを介して複数のビットラインＢＬｉのうちの１つと接続されており、他方の電極はプレートセグメントＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤの１つと接続されている。 - 特許庁

Thereby, balance adjustment of electric charges accumulated in parasitic capacitance CPi of each reference bit line connected in parallel is performed, reference voltage VREF is distributed as equal plural bit line reference voltage V/BLi.例文帳に追加

それにより並列に接続された各参照ビット線の寄生容量ＣＰｉに蓄積されている電荷の平衡調整が行われ、基準電圧ＶＲＥＦが等しい複数のビット線参照電圧Ｖ／ＢＬｉに配分される。 - 特許庁

A semiconductor memory device includes word lines WLj and bit lines BLi which are formed to cross each other, and a memory cell array including memory cells MC disposed at crossing sections of these lines and configured by connecting diodes DI and variable resistors VR in series.例文帳に追加

互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。 - 特許庁