upper memory blockとは 意味・読み方・使い方

The cache management of processing data in the memory can be performed easily by controlling using an upper-level counter incrementing each time a block counter exceeds a number storable in the memory, in addition to the block counter incrementing at the time one block is completed in each processing means.例文帳に追加

各処理手段の1ブロック終了毎にインクリメントするブロックカウンタに加えて、ブロックカウンタがメモリに格納できる数を超える毎にインクリメントする上位カウンタを組み合わせて制御することで、メモリ上の処理データのキャッシュ管理を容易に行うことができる。 - 特許庁

The phase change memory device is provided with a memory cell block, a plurality of global bit lines, and bit line selection circuits connecting alternately a plurality of local bit lines to corresponding global bit lines out of the plurality of global bit lines at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。 - 特許庁

The nonvolatile memory element includes a lower electrode 12, an upper electrode 15, a recording layer 13 containing the phase changing material positioned between the lower electrode 12 and the upper electrode 15, and a block layer 14 which can block the phase change of the recording layer.例文帳に追加

下部電極１２と、上部電極１５と、下部電極１２と上部電極１５との間に設けられた相変化材料を含む記録層１３及び記録層の相変化をブロック可能なブロック層１４とを備える。 - 特許庁

The phase change memory device is provided further with a plurality of discharge circuits discharging voltage of the local bit lines, and the discharge circuit is connected alternately to a corresponding local bit line at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、放電回路は、メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。 - 特許庁

When reading the JPEG decompressed data written in the frame memory 5, they are read from the upper side unit block and the data are compressed by the JPEG decompression/compression section 12 again.例文帳に追加

その後、フレームメモリ５で書き込まれたＪＰＥＧ伸張データを読み出す際に、上側の単位ブロックから読み出すようにして、ＪＰＥＧ伸張／圧縮部１２で再圧縮する。 - 特許庁

To provide a NAND flash memory element capable of preventing a delete disturbance by separating the well of a region on which a NAND flash memory cell is to be formed and distributingly forming the well on its upper part by each block so as to reduce a stress time m applied to each cell block, and to provide a well forming method thereof.例文帳に追加

ＮＡＮＤフラッシュメモリセルが形成されるべき領域のウェルを分離してその上部にブロック別に分散して形成させることにより、セルブロックに対するストレスタイムｍを減少させて消去デスターバンスを防止することが可能なＮＡＮＤフラッシュメモリ素子及びそのウェル形成方法を提供する。 - 特許庁

A lower series/parallel shift section is connected between a lower memory bank section and the input/output block section, and an interface logic circuit section generates a signal for selecting the upper or the lower memory bank section by an externally received write-in or read-out instruction.例文帳に追加

下部直／並列シフト部は下部メモリーバンク部と入／出力ブロック部の間に接続され、インターフェースロジック回路部は外部から受信された読み取り又は書き込み命令により上部又は下部メモリーバンク部を選択するための信号を発生する。 - 特許庁

When the last 2 bytes of even numbered or odd numbered large block in the flash memory R are read out, and the beginning 2 bytes of even numbered or odd numbered large block directly after the odd numbered or even numbered block in the flash memory L are read out, an address circuit ADSINC outputs upper 9 bits XADL 9-1 as +1 increment, reverses a FAL7, and supplies it to an address circuit CROSS.例文帳に追加

フラッシュメモリＲにおける偶数番目又は奇数番目の大ブロックの最後の２バイトを読み出し、フラッシュメモリＬにおける上記偶数番目又は奇数番目直後の奇数番目又は偶数番目の大ブロックの最初の２バイトを読み出す場合、アドレス回路ＡＤＳＩＮＣは、上位９ビットＸＡＤＬ９−１を＋１インクリメントして出力し、ＦＡＬ７を反転してアドレス回路ＣＲＯＳＳに供給する。 - 特許庁