reset pulsesとは 意味・読み方・使い方

A phase change memory device comprises a plurality of phase change memory cells and a reset pulse generating circuit configured to output a plurality of sequential reset pulses.例文帳に追加

複数の相変化メモリセルと複数の順次リセットパルスを出力するために構成されたリセットパルス発生信号を含んだ相変化メモリ装置が提供される。 - 特許庁

From a device body unit RU to an antenna unit AU, bus reset pulses are transmitted via a signal cable 9 which transmits a television receiving signal, the response of presence pulses to the bus reset pulses is detected by a control unit 8, and then the detection result is displayed.例文帳に追加

装置本体ユニットＲＵからアンテナユニットＡＵに対し、テレビジョン受信信号を伝送する信号ケーブル９を介してバスリセットパルスを送信し、このバスリセットパルスに対するプレゼンスパルスの応答を制御部８で検出し、その検出結果を表示する。 - 特許庁

The display electrode drive circuit applies trapezoidal pulses whose potential changes in predetermined inclination to the display electrode in the reset period, successively applies scanning pulses to the display electrode, in an address period after the reset period, and applies the predetermined number of sustaining pulses to the display electrode in a sustain period, after the address period.例文帳に追加

そして，表示電極駆動回路は，リセット期間に所定の傾きで電位が変化する鈍波パルスを表示電極に印加し，リセット期間後のアドレス期間に表示電極に走査パルスを順次印加し，アドレス期間後のサステイン期間に表示電極に所定数のサステインパルスを印加する。 - 特許庁

The solid-state imaging apparatus enables the reset pulses to fall down in a horizontal effective period, following a horizontal blanking period, and furthermore enables the reset pulses to rise up in a following horizontal blanking period following the horizontal effective period.例文帳に追加

また、固体撮像値は、水平ブランキング期間に続く水平有効期間において、リセットパルスが立ち下がるように制御し、更に、水平有効期間に続く次の水平ブランキング期間において、リセットパルスが立ち上がるように制御する。 - 特許庁

When rounded pulses are applied on scanning electrodes in the reset period for plasma discharge, extremely weak discharge is continuously generated.例文帳に追加

プラズマ放電のリセット期間の走査電極になまりパルスを印加すると、非常に弱い放電が持続的に発生する。 - 特許庁

The counter circuit is reset at each sampling cycle including the plural pulses of the gate control signals and starts new accumulation.例文帳に追加

カウンタ回路は、ゲート制御信号の複数のパルスを含んだサンプリング周期毎にリセットされ、新たな累積を開始する。 - 特許庁

A delay clock pulse width setting circuit 120 which generates delay pulses, according to the low level periods of the delayed 1st and 2nd output signals is provided, so as to make the delay pulses reset the PWM latch circuit 114 as the reset signals.例文帳に追加

ディレイされた第１及び第２出力信号のローレベル期間に基づくディレイパルスを生成するディレイクロックパルス幅設定回路１２０を上記ディレイパルスが上記リセット信号としてＰＷＭラッチ回路１１４をリセットするように設ける。 - 特許庁

Clock pulses outputted from a 1st CPU 11 are supplied to the set terminal of an RS flip-flop 13 and clock pulses outputted from a 2nd CPU 12 are supplied to the reset terminal.例文帳に追加

ＲＳフリップフロップ１３のセット端子には、第１ＣＰＵ１１から出力されたクロックパルスが与えられ、リセット端子には、第２ＣＰＵ１２から出力されたクロックパルスが与えられる。 - 特許庁