mblとは 意味・読み方・使い方

In reading the memory cell 03, a bit line BL23 connected to a drain is connected to a voltage source Vd through a main bit line MBL[3] for application of a prescribed voltage, and a bit line BL24 connected to a source is connected to a sense amplifier 71 through a main bit line MBL[0].例文帳に追加

メモリセル０３の読み出しにおいて、ドレインに接続されたビット線ＢＬ２３はメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続されて所定電圧が印加され、ソースに接続されたビット線ＢＬ２４はメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続される。 - 特許庁

A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.例文帳に追加

バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁

One end of a sub-bit line SBL is connected to a common power source CDV through a drain selector DS, and the other end is connected to a main bit line MBL through a source selector SS.例文帳に追加

副ビット線ＳＢＬの一端をドレインセレクタＤＳを介して共通電源ＣＤＶに接続し、他端をソースセレクタＳＳを介して主ビット線ＭＢＬに接続する。 - 特許庁

Also, a plurality of selection switching elements Q selecting respectively connection/non-connection are provided at a common connection point of each of a plurality of main bit lines MBL and each of a plurality of sub-bit lines SBL.例文帳に追加

また、複数のメインビット線ＭＢＬの各々と、複数のサブビット線ＳＢＬの各々との共通接続箇所に、接続／非接続をそれぞれ選択する複数の選択スイッチング素子Ｑが設けられている。 - 特許庁

The method for determining clinical conditions of nephrotic syndromes includes both the acquisition of samples from subjects of nephrotic syndromes and the examination of the amount of MBL-protease isoform 2 in the samples.例文帳に追加

ネフローゼ症候群の病態の判定方法であって、ネフローゼ症候群の被験者から試料を得ること、次いで試料中のＭＢＬ−プロテアーゼ イソフォーム２の量を調べることを含む方法。 - 特許庁

After the control section 140 pre-charges the input terminal 9a and the main bit line MBL to voltage Vdd and resets the sub-bit line SBL to ground voltage Vss, controls the pre-charge section 120a, the reset section 130, and the selecting gate 4a.例文帳に追加

制御部１４０は、入力端９ａとメインビット線ＭＢＬとを電圧Ｖ_ddにプリチャージし、サブビット線ＳＢＬをグランド電圧Ｖ_ssにリセットした後に、プリチャージ部１２０ａとリセット部１３０ａと選択ゲート４ａとを制御する。 - 特許庁

When writing redundancy, the redundancy sub bit line RSB and a main bit line MBL are coupled in a select gate region SGA2 and when reading the redundancy, the redundancy sub bit line RSB and the redundancy bit line RBL are coupled in the redundancy gate region RGA of the same layout as the layout of the select gate region SGA.例文帳に追加

冗長書込時には、セレクトゲート領域ＳＧＡ２にて、冗長サブビット線ＲＳＢとメインビット線ＭＢＬとが結合され、冗長読出時には、セレクトゲート領域ＳＧＡと同レイアウトの冗長ゲート領域ＲＧＡにて、冗長サブビット線ＲＳＢと冗長ビット線ＲＢＬとが結合される。 - 特許庁

Block transistors BT010, BT001 are provided respectively among the main bit line MBL-0 and respective sub-bit lines SBL-0-0, 1 and moreover inhibit transistors IT010, IT001 each of which selectively applies a prescribed inhibit potential to each sub-bit line are connected to respective sub-bit lines SBL-0-0, 1.例文帳に追加

ブロックトランジスタＢＴ０１０，ＢＴ００１は、主ビット線ＭＢＬ−０と各副ビット線ＳＢＬ−０−０，１との間にそれぞれ設けられており、さらに、各副ビット線ＳＢＬ−０−０，１には、各副ビット線に所定のインヒビット電位を選択的に印加するインヒビットトランジスタＩＴ０１０，ＩＴ００１が接続されている。 - 特許庁