master address spaceとは 意味・読み方・使い方

The slave has a linear address space, and the function block (4) operating as the master can access the linear address space via a handshake method.例文帳に追加

スレーブは線形アドレス空間を有し、マスターとして動作する機能ブロック（４）はハンドシェーク法を介してそこにアクセスすることができる。 - 特許庁

A nonreal time master and a real time master compete about their requests for address space access by presenting the address access requests to the shared bus.例文帳に追加

非リアルタイム・マスタ及びリアルタイム・マスタは、共用バスにアドレス・アクセス要求を提示することによって、アドレス空間アクセスに対する要求について競合する。 - 特許庁

A master 10 uses the address of a different address space in the next access request when normal data is accessed for the previous access request, otherwise uses the address of the same address space as the previous address space.例文帳に追加

マスタ１０は、前回のアクセス要求に対して正常なデータアクセスが行えた場合は、次のアクセス要求で異なるアドレス空間のアドレスを使用し、正常なデータアクセスが行えなかった場合は、前回と同じアドレス空間のアドレスを使用する。 - 特許庁

Also, in write access to small data, the PCI master device 1 accesses a space at base address 1.例文帳に追加

また、ＰＣＩマスタデバイス１は、少量のデータをライトアクセスする場合、ベースアドレス１の空間へアクセスする。 - 特許庁

In write access to 128-bit encryption data, a PCI master device 1 accesses a space at base address 0.例文帳に追加

ＰＣＩマスタデバイス１は、１２８ビット暗号データのライトアクセスを行う場合、ベースアドレス０の空間へアクセスする。 - 特許庁

In the first memory address space, there are defined a region corresponding to each master and a region for storing the management information to regulate the accessible master for every region.例文帳に追加

第１メモリアドレス空間には各マスタに対応するリージョンと管理情報を格納するためのリージョンとが定義され、リージョン毎にアクセス可能なマスタが規定されている。 - 特許庁

A master/slave control circuit 30 which can perform master/ slave switching control of processors A 10 and B 20, a trace control circuit 40 that instructs whether normal trace control or trace control for analysis should be performed and a trace information control circuit 50 which shows a plurality of address space ranges by holding a plurality of addresses control the trace information of the processors.例文帳に追加

プロセッサＡ１０及びプロセッサＢ２０のマスタ／スレーブ切り替え制御ができるマスタ／スレーブ制御回路３０と、通常のトレース制御か解析用のトレース制御かを指示するトレース制御回路４０と、アドレスを複数保持する事により複数のアドレス空間範囲を示すトレース情報制御回路５０とによりプロセッサのトレース情報を制御する。 - 特許庁