low-level counterとは 意味・読み方・使い方

A pedal effort judging part 43, a low level counter 44 and a comparison part 45 are provided as a pedal effort detecting means for detecting that the pedal effort changes in an assistance-cut level.例文帳に追加

踏力がアシストカットレベルで推移していることを検出する踏力レベル検出手段として、踏力判断部４３、低レベルカウンタ４４、および比較部４５を設ける。 - 特許庁

A waveform shaping circuit 244 shapes the waveform of an AC voltage into a pulse waveform (rectangular waveform), and a counter 245 measures the half-period time interval of the pulse waveform at high level (or low level).例文帳に追加

波形整形回路２４４で交流電圧波形をパルス波形（矩形波形）に変換し、そのハイレベル（もしくはローレベル）の半周期の時間幅をカウンタ２４５で計測する。 - 特許庁

A multiplexer 52 turns the signals 72 of a high level in the final line period of the field of the output of a counter 54 to control signals and selects a terminal A when the signals are at a low level and the terminal B at the time of the high level.例文帳に追加

水平偏向コイルに印加する電圧として、フィールドの最終走査線であるＬ５２５の期間にのみ１水平走査周期の中で高レベルと低レベルの両方が存在する出力波形を生成する。 - 特許庁

A phase difference detection signal counter 23 sets up an output to a 1st level (high level) at the time of detecting the odd number of phase difference detection signal and sets up the output to a 2nd level (low level) at the time of detecting the even number of phase difference detection signals.例文帳に追加

位相差検出信号カウンタ２３では、位相差検出信号を奇数回検出した際その出力を第１のレベル（ハイレベル）とし、位相差検出信号を偶数回検出した際その出力を第２のレベル（ロウレベル）とする。 - 特許庁

Also, low-order 5-bit data Db of these latch data D and a count value E of a counter circuit 51 for performing count operation with a multiplied output from a counter circuit 43 as a clock are compared by a level comparator 21.例文帳に追加

また、そのラッチデータＤの下位５ビットデータＤｂと、カウンタ回路４３からの逓倍出力をクロックとしてカウント動作するカウンタ回路５１のカウント値Ｅとを、大小比較器２１により比較する。 - 特許庁

With the enable signal E1 at a low level 'LOW', a counter 23 counts in response to the comparison result of a comparator 21, and outputs the count to a PMNOS array 25 and a PMOS count latch circuit 40.例文帳に追加

イネーブル信号Ｅ１が“ＬＯＷ”のとき、カウンタ２３は比較器２１の比較結果に応じてカウントし、カウント値をＰＭＯＳアレイ２５とＰＭＯＳ用カウンタ値保持回路４０へ出力する。 - 特許庁

In one side of the semiconductor chips, when a write-enable signal WE reading a sector address inputted second is a low level and selected data of the most significant bit of the sector address is a low level, a write-enable signal WE0 and an address receiving signal Add2 are made a low level synchronizing with signal WE, and an address counter receives the two sector addresses.例文帳に追加

一方の半導体チップでは２回目に入力されるセクタアドレスを読み込むライトイネーブル信号ＷＥがローレベル、該セクタアドレスの最上位ビットの選択データがローレベルの場合、この信号ＷＥに同期してライトイネーブル信号ＷＥ０、アドレス受け入れ信号Ａｄｄ２がローレベルとなり、アドレスカウンタが２該セクタアドレスを受け入れる。 - 特許庁

When discharging is progressed, the NOR gate 52 is activated, the counter circuit 28 outputs an L level power control signal PWRCNTL, and the semiconductor device shifts to the low power operating mode.例文帳に追加

放電が進むとＮＯＲゲート５２が動作し、電力制御信号ＰＷＲＣＮＴＬがＬレベルで出力され、半導体装置は低電力動作モードに移行する。 - 特許庁