logical sum operationとは 意味・読み方・使い方

This system consists of a block of a shift register generating preceding data (A) obtained by advancing input data by one pixel and subsequent data (B) obtained by delaying the input data by one pixel and an operation block operating the logical product (AND) of those data and the logical sum (OR) of the data.例文帳に追加

システムの構成は、入力データを１画素分だけ進めた先行データ（Ａ）及び逆に１画素分だけ遅らせた後行データ（Ｂ）を生成するシフトレジスタのブロックと、それらのデータの論理積（ＡＮＤ）や論理和（ＯＲ）を演算する演算ブロックとから成る。 - 特許庁

Product-sum operation of γ1-γ8 of a form of "(K×M)+(L×Mbar)" is performed with the use of a selector for selecting and outputting either the bit K or L according to the logical value of the bit M.例文帳に追加

「（Ｋ・Ｍ）＋（Ｌ・Ｍbar）」なる形式からなるγ１〜γ８の積和演算を、ビットＭの論理値に基づいて、ビットＫもしくはＬのいずれかを選択して出力するセレクタを用いて実行する。 - 特許庁

Upon receiving the operation prohibition indication of an AC motor M1 and the overcurrent detection signal OVC from the inverter 14, an MGECU 30 delivers the operation result of logical sum of these input signals, as a switching control signal STP for stopping the switching operation of the inverter 14, to a CPU 32 and a stop circuit 50.例文帳に追加

ＭＧＥＣＵ３０は、交流モータＭ１の運転禁止指示を受け、インバータ１４から過電流検知信号ＯＶＣを受けると、これら入力信号の論理和の演算結果をインバータ１４のスイッチング動作を停止するためのスイッチング制御信号ＳＴＰとしてＣＰＵ３２および停止回路５０へ出力する。 - 特許庁

The result of the logical sum arithmetic operation is stored in an interruption holding register 160, and the bit wise OR of the contents of the interruption holding register 160 is calculated for generating an interruption request signal 174 to be applied to the CPU 12.例文帳に追加

論理和演算の結果は割込保留レジスタ１６０に格納され、割込保留レジスタ１６０の内容は、ＣＰＵ１２に与えられる割込要求信号１７４を生成するために、互いにビットワイズ論理和がとられる。 - 特許庁

Each timer is started by the rising or falling edge of any interrupt input signal when the operation is not suppressed, and the interrupt signal is output to the logical sum means, and the operation of the other timers is suppressed until the lapse of the expiration time set in the timer.例文帳に追加

各タイマーはその動作が抑止されていないときいずれかの割り込み入力信号の立ち上がりまたは立ち下がりエッジにより起動され前記論理和手段に割り込み信号を出力するとともに、当該タイマーに設定された満了時間が経過するまで他のタイマーの動作を抑止する。 - 特許庁

A CPU 1 aligns a plurality of unit structures vertically and horizontally and laminates them such that adjacent peripheral faces are in contact to generate a laminated structure, and then a Boolean operation part 41 computes the logical sum of a shell 90 and the laminated structure.例文帳に追加

ＣＰＵ１は、複数の単位構造体を縦横方向へ一線分上に整列させ、相隣る周面が互いに当接するように積層させて積層構造体を生成させた後、ブーリアン演算部４１を作動させて、外皮９０と積層構造体との論理和を演算させる。 - 特許庁

Furthermore, a wired OR circuit 103 generates a power source control signal 2 from the logical sum of the power source control signal 1 output from the system control part 200 and the specific operation signal 106 output from the mirroring control circuit 301, and outputs it to the power source unit 2.例文帳に追加

さらに、ワイヤードＯＲ回路１０３は、システム制御部２００から出力される電源制御信号１と、ミラーリング制御回路３０１から出力される特定動作中信号１０６の論理和から電源制御信号２を生成して電源ユニット２に出力する。 - 特許庁

An OR operation section 35 operates a logical sum of the alarm issued from the linkdown protection section 31 and the alarm output from the failure determination section 34, an alarm notification section 32 notifies an alarm based on the alarm information as the result of OR operation, and a switch notification section 33 issues a notification to change from an active system to a standby system, based on the alarm information.例文帳に追加

論理和演算部３５は、リンクダウン保護部３１から発出される警報と、障害判定部３４から出力される警報の論理和を演算し、警報通知部３２は、該論理和演算結果の警報情報に基づいて警報を通知し、切替え通知部３３は、該警報情報に基づいて、運用系を待機系に切り替える通知を発する。 - 特許庁