int-1とは 意味・読み方・使い方

The state of the interruption state register ISR is given to a PC (personal computer) 1 as an interruption signal INT through AND 17.例文帳に追加

また、割込状態レジスタＩＳＲの状態は、ＡＮＤ１７を介して割込信号ＩＮＴとしてＰＣ（パーソナルコンピュータ）１へ与えられるようになっている。 - 特許庁

An IY register which counts the initial value of a random number counter for deciding a big winning is not only regularly updated in an INT interruption processing (see Figure 8), but also constantly updated at "+1" with the remaining time of the INT interruption processing in a main processing (see Figure 5).例文帳に追加

大当たりを決定する乱数カウンタの初期値をカウントするＩＹレジスタは、ＩＮＴ割込処理（図８参照）において定期的に更新されるだけでなく、メイン処理（図５参照）においては、ＩＮＴ割込処理の残余時間を利用して絶えず「＋１」更新される。 - 特許庁

An IY register for counting an initial value of a random number counter for determining a big win is not only updated periodically in INT (intermittent) interruption process (figure 8) but also updated for '+1' constantly by utilizing the remaining time of INT interruption processing in main processing (figure 5).例文帳に追加

大当たりを決定する乱数カウンタの初期値をカウントするＩＹレジスタは、ＩＮＴ割込処理（図８参照）において定期的に更新されるだけでなく、メイン処理（図５参照）においては、ＩＮＴ割込処理の残余時間を利用して絶えず「＋１」更新される。 - 特許庁

An IY register for counting the initial value of a random number counter for determining a jackpot is not only updated periodically in an INT interrupt processing (Fig.8, not shown), but also constantly updated by "+1" in the main processing (shown in Fig.5), using the residual time of the INT interrupt processing.例文帳に追加

大当たりを決定する乱数カウンタの初期値をカウントするＩＹレジスタは、ＩＮＴ割込処理（図８参照）において定期的に更新されるだけでなく、メイン処理（図５参照）においては、ＩＮＴ割込処理の残余時間を利用して絶えず「＋１」更新される。 - 特許庁

In this game machine, an IY register, which counts the initial value of a random number counter deciding a big win, not only is updated periodically in INT interrupt processing (see Fig. 8) but also is "+1" updated continuously using the residual time of the INT interrupt processing in main processing (see Fig. 5).例文帳に追加

大当たりを決定する乱数カウンタの初期値をカウントするＩＹレジスタは、ＩＮＴ割込処理（図８参照）において定期的に更新されるだけでなく、メイン処理（図５参照）においては、ＩＮＴ割込処理の残余時間を利用して絶えず「＋１」更新される。 - 特許庁

An interruption request control part 7 is provided at the previous stage of an interruption control part 5 for generating an interruption signal INT and transmitting it to a CPU 1 when receiving an interruption signal.例文帳に追加

割り込み要求信号を入力したときに割り込み信号ＩＮＴを発生しＣＰＵ１に送出する割り込み制御部５の前段に、割り込み要求制御部７を設ける。 - 特許庁

If the initial value of the timer counter register CLK/TRG2 is set to 1, the register value becomes 0 according to the input of the INT signal, and the interrupt occurs to cause a command receiving process.例文帳に追加

従って、タイマカウンタレジスタＣＬＫ／ＴＲＧ２の初期値を「１」に設定しておけば、ＩＮＴ信号の入力に応じてレジスタ値が０になってコマンド受信処理の契機となる割込が発生する。 - 特許庁

An address counter 11 sums up a readout rate of each sound channel, to generate a sample address, a memory address generating part 12 adds an integer part SAi of the sample address and Int[SAi/(p-1)], to generate an memory address MA.例文帳に追加

アドレスカウンタ１１は、各発音チャンネルの読み出しレートを累算して、サンプルアドレスを生成し、メモリアドレス生成部１２は、サンプルアドレスの整数部ＳＡｉとＩｎｔ［ＳＡｉ／（ｐ−１）］を加算して、メモリアドレスＭＡを生成する。 - 特許庁