instruction decode cycleとは 意味・読み方・使い方

Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.例文帳に追加

命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁

At a decode stage in a low parallel execution mode, when the decode result is a high parallel instruction whose parallel degree is "4" (that is, 4 SIMD), a program control part 4A outputs an instruction code OP to indicate an NOP instruction in a cycle just after the high parallel instruction without incrementing a program counter PC.例文帳に追加

プログラム制御部４Ａはデコード段階において、低並列実行モード時に、デコード結果が並列度が“４”の高並列命令の場合は、プログラムカウンタＰＣをインクリメントすることなく、高並列命令の直後のサイクルでＮＯＰ命令を指示する命令コードＯＰを出力する。 - 特許庁