frequency dividing rateとは 意味・読み方・使い方

When dividing an input frame into multiple subframes and performing frame rate conversion, a frame rate conversion apparatus detects the degree of motion of each region composed of one or more pixels in the input frame, and determines a spatial frequency for each region in the multiple subframes according to the detected degree of motion of the region.例文帳に追加

入力フレームを複数のサブフレームに分配してフレームレート変換を行うフレームレート変換装置において、入力フレームにおける画像の１又は複数の画素からなる各領域の動き度を検出する。 - 特許庁

A clock-timing extraction circuit 10 variably sets a frequency- dividing ratio, based on the transmission rate of an input signal, performs phase synchronization control, so that the phase difference between the input signal and an oscillation output is constant, and tracts a clock timing according to the transmission rate.例文帳に追加

クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるように位相同期制御を行い、伝送レートに応じたクロックタイミングを抽出する。 - 特許庁

An EFM clock/bit rate generator 11 generates an EFM clock by frequency-multiplying/dividing an ATIP clock extracted from the reference clock or the wobble signal with different ratios N for each recording region of the optical disk 1.例文帳に追加

ＥＦＭクロック／ビットレート発生器１１は、基準クロック又はウォブル信号から抽出されたＡＴＩＰクロックを光ディスク１の記録領域毎に異なる比率Ｎで逓倍／分周してＥＦＭクロックを生成する。 - 特許庁

This processor is provided with a clock generating circuit for generating and outputting a first clock signal and a processor device for carrying out processing by using the first clock signal outputted from the clock generating circuit as a clock signal, and the clock generating circuit is provided with a means for switching the frequency-division rate of a frequency dividing circuit according to the processing situation of the processor device.例文帳に追加

第１のクロック信号を生成、出力するクロック生成回路と、クロック生成回路から出力される第１のクロック信号をクロック信号として処理を実行するプロセッサ装置とを具備し、クロック生成回路はプロセッサ装置の処理状況に応じて分周回路の分周比を切り換える手段を備える。 - 特許庁

A count value of a frequency dividing counter 3 which determines a communication rate is compared with a value calculated from a difference between a falling delay and a start-up delay by a comparing circuit 4, and data are received with a coincident signal being made a data reception shift clock (S201), thereby enabling reception data to be captured at an optimum position.例文帳に追加

通信速度を決定する分周カウンタ３のカウント値と、立下り遅延と立上り遅延の差から算出された値を比較回路４で比較し、一致した信号をデータ受信シフトクロック（Ｓ２０１）としてデータを受信することで、最適の位置で受信データを取り込むことが実現できる。 - 特許庁

If the retrial fails, the set value of the retrial timer 4 is varied through simple arithmetic processing for dividing the set value by a constant or subtracting a constant and access is retried while the retrial time is varied until the retrial frequency is exceeded, so the success rate of the retrial can be increased.例文帳に追加

リトライでアクセスに成功しないときには、リトライタイマ４の設定値を定数で除算したり、定数を減算したりする簡単な演算処理で変更し、リトライ回数超過までに、リトライ時間を変えてリトライを繰返すので、リトライの成功率を高めることができる。 - 特許庁

In the semiconductor memory having a clock synchronous circuit 1a for generating the inner clock signal which synchronizes with clock signal input from outside, a clock signal for which frequency dividing rate for the input clock signal is selectively switched is used as a clock signal for controlling inner action of the clock synchronous circuit.例文帳に追加

外部から入力されたクロック信号と同期した内部クロック信号を生成するクロック同期回路１ａを有する半導体メモリにおいて、クロック同期回路の内部動作を制御するクロック信号として、入力クロック信号に対する分周倍率を選択的に切り替えたクロック信号を使用する。 - 特許庁

A clock control part 110 collects the number of mounted devices, class (transmission ability) and the connecting state of a transmission line from various IF boards and calculates relative throughput from these collected states of the IF boards 102 and 103 and processing is executed by dividing the frequency of a system clock 11 into rate corresponding to this calculated relative throughput.例文帳に追加

クロック制御部１１０は、各種ＩＦボード１０２、１０３から実装数、種別（伝送能力）及び伝送路の接続状態を収集し、該収集したＩＦボード１０２、１０３の状態から相対処理能力を算出し、該算出した相対処理能力に対応したシステムクロック１１の速度にクロックを分周することにより実行する。 - 特許庁