floating point adderとは 意味・読み方・使い方

To provide a floating point remainder computing element, an information processing device, and a computer program, capable of executing floating point remainder computation with addition of small quantity of circuits only by effectively using a floating point adder and an aligner (shifter) which are normally provided on an information processing device such as a processor in a computer.例文帳に追加

本発明は、浮動小数点剰余演算器、情報処理装置及びコンピュータプログラムに関し、計算機のプロセッサ等の情報処理装置に標準で具備されている浮動小数点加算器やアライナ（シフタ）を効果的に流用し、少量の回路を付加するだけで浮動小数点剰余演算を実現可能とすることを目的とする。 - 特許庁

To provide a floating-point adder/subtractor of three-term input allowing acquisition of the same result as the case of performing rounding after calculation with infinite accuracy in an arithmetic process.例文帳に追加

演算過程で無限の精度をもって演算した後丸めを行った場合と同一の結果を得ることができる３項入力の浮動小数点加減算器を提供する。 - 特許庁

The FIR filter processing unit 12 generates a pseudo echo signal in the floating point form and the adder 14 subtracts the pseudo echo signal from a collected sound signal to generate a first correction signal.例文帳に追加

ＦＩＲフィルタ処理部１２は浮動小数点形式の擬似エコー信号を生成し、加算器１４は上記擬似エコー信号を収音信号から差し引き第１補正信号を生成する。 - 特許庁

The floating-point adder which performs addition and subtraction of two pieces of given floating-point data codes the large/small relation between data corresponding to clip coordinates and the other given data according to the results of exponent comparison and mantissa comparison between the two pieces of data which are made before the digit matching process of the mantissa parts and the signs of the two pieces of data.例文帳に追加

与えられる２つの浮動小数点データの加算および減算を行なう浮動小数点加算器において、仮数部の桁合わせ処理の前処理で行なわれる２データの指数比較および仮数比較の結果と２データの符号とに基づいて、クリップ座標に対応するデータと与えられた他方のデータとの大小関係をそれぞれコード化する。 - 特許庁

A rounding digit matching circuit 17 outputs the multiplied result H of this floating point multiplier from the output D0 and D1 of an exponent part adder 13 and the output C0 and C1 of the mantissa part adder 12 with the sticky bit S, the post- rounding normalization signal G and the carry X as control signals.例文帳に追加

丸め桁合わせ回路１７は、スティッキービットＳ、および、丸め後正規化信号Ｇ、桁上がりＸを制御信号として指数部加算器１３の出力Ｄ０、および、Ｄ１と、仮数部加算器１２の出力Ｃ０、および、Ｃ１とから浮動小数点乗算器の乗算結果Ｈを出力する。 - 特許庁

To provide a selection base rounding system (20) and a method (20) for eliminating the necessity to the rounding (18) of post-increment of a floating point(FP) fused multiply adder that can be utilized in a processor (21) or the other digital circuits in order to remarkably improve a speed.例文帳に追加

速度を著しく向上させるために、プロセッサ（２１）または他のデジタル回路中で利用することができる浮動小数点（ＦＰ）融合型乗算加算器での事後増分ベースの丸め（１８）に対する必要を除去する選択ベースの丸めシステム（２０）および方法（２０）を提供すること。 - 特許庁