d*ckとは 意味・読み方・使い方

Without individually supplying the clock signals CK from the outside, the clock components are extracted from the data signals D themselves and the clock signals reproduced on the basis of the extracted clock components are defined as the clock signals CK.例文帳に追加

クロック信号ＣＫを外部から個別に供給するのではなく、データ信号Ｄ自体からそのクロック成分を抽出し、その抽出クロック成分をもとにして再生したクロック信号をもって、上記クロック信号ＣＫとする。 - 特許庁

Data are stored in a memory 21 by using the data signals D and the clock signals CK and all of the information of CD data or the like are tentatively stored.例文帳に追加

このデータ信号Ｄとクロック信号ＣＫを用いてメモリ２１にデータ格納がなされ、ＣＤデータ等を情報の全部が一旦格納される。 - 特許庁

In a signal transmission system for transmitting logical data by two positive and negative differential signals, a signal of exclusive OR 7 is generated from a clock signal CK and a data signal D, the generated exclusive OR signal CD and the data signal D are multiplexed to transmit the data signal D and the clock signal CK as differential signals having two amplitude values through a pair of signal lines.例文帳に追加

正負二つの差動信号によって論理データを伝送する信号伝送方式において、クロック信号ＣＫはデータ信号Ｄとの排他的論理和７の信号を生成し、生成した排他的論理和の信号ＣＤとデータ信号Ｄとを多重化し、２値の振幅をもつ差動信号でデータ信号とクロック信号を１対の信号線ペアで伝送すること。 - 特許庁

The multiplexer 11 outputs a data input signal D when the clock signal CK is "1" which is a level before a data input edge, and outputs the output signal Q1 of the latch circuit when the clock signal CK is "0" which is a level after the data input edge.例文帳に追加

マルチプレクサ１１は、クロック信号ＣＫがデータ取り込みエッジ前のレベルである‘１’のときはデータ入力信号Ｄを出力し、クロック信号ＣＫがデータ取り込みエッジ後のレベルである‘０’のときはラッチ回路の出力信号Ｑ１を出力する。 - 特許庁

The clock input terminal CK of each of the D flip-flops FP1 to FP3 is connected to a clock terminal 26, and a reset terminal R is also connected to a switching signal terminal 24.例文帳に追加

各ＤフリップフロップＦＰ１〜ＦＰ３のクロック入力端子ＣＫをクロック端子２６と接続すると共にリセット端子Ｒを切替信号端子２４と接続する。 - 特許庁

As a result, as soon as a CCD drive clock CK is generated and outputted, a signal processing clock S/H and an A/D clock, whose phase and modulation period are controlled, are generated and outputted.例文帳に追加

その結果、ＣＣＤ駆動クロックＣＫの生成出力と同時に、位相・変調周期が制御された信号処理クロックＳ／Ｈ及びＡ／Ｄクロックの生成出力が行われる。 - 特許庁

When the amount X of the received data is not larger than the reference value B, the select or 40 alternately gives the reference clock CK0 and a low-speed clock CK2 for a prescribed period each as a clock CK to the D/A converter 50.例文帳に追加

受信データ量Ｘが基準値Ｂ以下のときセレクタ４０は、基準クロックＣＫ０と低速クロックＣＫ２とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁

When the amount X of the received data is equal to and larger than the reference value A, the selector 40 alternately gives the reference clock CK0 and a high-speed clock CK1 for a prescribed period each as a clock CK to the D/A converter 50.例文帳に追加

受信データ量Ｘが基準値Ａ以上のときセレクタ４０は、基準クロックＣＫ０と高速クロックＣＫ１とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁