carry digitとは 意味・読み方・使い方

A pg generation circuit 301 makes two binaries of n digits (4≤n) an input and generates a carry generation term g (i) and a carry propagation term p (i) which correspond to the (i)-th digit (1≤i≤n).例文帳に追加

ｐｇ生成回路３０１は、２つのｎ桁（４≦ｎ）の２進数を入力とし、第ｉ桁（１≦ｉ≦ｎ）に対応する桁上げ生成項ｇ（ｉ）及び桁上げ伝搬項ｐ（ｉ）を生成する。 - 特許庁

In the low order bit range, addition is performed by a carry increment adder 1 of level 1 whose carry propagation to a higher digit is relatively slow, and in the middle rank bit range, addition is performed by the carry increment adder 1 of level 2 whose carry propagation is quicker, and in the high rank bit range, addition is performed by a high speed carry selector adder 3.例文帳に追加

そこで、下位のビット範囲では、上位桁へのキャリー伝播が比較的遅い１レベルのキャリー・インクリメント・アダー１により加算を行い、中位のビット範囲では、これよりもキャリー伝播が高速な２レベルのキャリー・インクリメント・アダー１により加算を行い、上位のビット範囲では、高速なキャリー・セレクト・アダー３により加算を行う。 - 特許庁

The counter performs a countup when the carry signal is activated, and outputs a count value of N bits as an upper digit of a cumulative addition result.例文帳に追加

カウンタは、桁上げ信号が活性化されているときにカウントアップを行い、Ｎビットのカウント値を累積加算結果の上位桁として出力する。 - 特許庁

A carry generation circuit 309 is constituted of a carry generation tree of m (4≤m)-ary tree construction constructed by using a domino logic gate, inputs the terms g (i) and p (i) outputted from the circuit 301 and a carry input Cin and outputs a carry signal c (i) to each digit.例文帳に追加

桁上げ生成回路３０９は、ドミノ論理ゲートを用いて構成されるｍ（４≦ｍ）進木構成のキャリー生成ツリーからなり、ｐｇ生成回路３０１から出力される桁上げ生成項ｇ（ｉ）及び桁上げ伝搬項ｐ（ｉ）と、桁上げ入力Ｃｉｎとを入力し、各桁への桁上げ信号ｃ（ｉ）を出力する。 - 特許庁

Next, it is judged whether or not any values of the CMOS-IC 302 read in the S105 are zero, that is, whether or not a carry from the CMOS-IC (lower digit of the number of printing pages) to an EEPROM (upper digit of the number of printing pages) is present (S106).例文帳に追加

次に、Ｓ１０５でリードしたＣＭＯＳ−ＩＣ３０２の値が全て０であるか否か、つまりＣＭＯＳ−ＩＣ（印刷ページ数の下位の桁）からＥＥＰＲＯＭ（印刷ページ数の上位の桁）への桁上がりがあったか否かを判断する（Ｓ１０６）。 - 特許庁

The adder includes a second element generation circuit 20 which receives a control signal Mk as an input and outputs a carry generation signal with control G'[k] and a carry propagation signal with control P'[k] in response to a k-th digit to be a split position.例文帳に追加

分割位置となる第ｋ桁に対応して、制御信号Ｍｋを入力とし、制御付きキャリー生成信号Ｇ’［ｋ］および制御付きキャリー伝搬信号Ｐ’［ｋ］を出力する第２の要素生成回路２０を設ける。 - 特許庁

Furthermore, the circuit 20 generates the signals G'[k] and P'[k] like the generation of a carry generation signal G[i] and a carry propagation signal P[i] from a first element generation circuit 10 arranged in response to other digit when the signal Mk is not asserted.例文帳に追加

一方、Ｍｋがアサートされていないとき、Ｇ’［ｋ］およびＰ’［ｋ］を、他の桁に対応して設けられた第１の要素生成回路１０におけるキャリー生成信号Ｇ［ｉ］およびキャリー伝搬信号Ｐ［ｉ］の生成と同様に、生成する。 - 特許庁

The CMOS adder is provided with an addition part 1 which inputs two signals A and B represented by ternary signed digit numbers of "+1", "0", and "-1" and outputs an addition signal S1, and a carry part 2 which inputs two signals A and B and outputs a carry signal C1.例文帳に追加

「＋１」、「０」、「−１」の３値のサインデジット数による２つの信号ＡとＢを入力して加算信号Ｓ１を出力する加算部１と、２つの信号ＡとＢを入力して桁上げ信号Ｃ１を出力する桁上げ部２とを具備する。 - 特許庁