asynchronous busとは 意味・読み方・使い方

In a serial test scenario 8 of a test bench 1, a high speed serial bus model 5 is controlled, and an asynchronous high speed serial bus is simulated.例文帳に追加

テストベンチ１のシリアルテストシナリオ８で、高速シリアルバスモデル５を制御し、非同期の高速シリアルバスを模擬する。 - 特許庁

To restart transmission/reception after bus reset restoration in asynchronous communication in IEEE 1394 bus connection.例文帳に追加

ＩＥＥＥ１３９４バス接続における非同期通信において、バスリセット復帰後に送受信を再開可能とする。 - 特許庁

To provide an asynchronous transition signal control circuits, capable of applying to a bus arbitration apparatus, etc.例文帳に追加

バス調停装置等に応用できる非同期の遷移信号制御回路を実現する。 - 特許庁

A packet obtained from the outer bus by asynchronous communication is stored in a first memory means.例文帳に追加

非同期通信により外部バスから取得したパケットを第１のメモリ手段に格納する。 - 特許庁

When it is discriminated that the bus request is related with the asynchronous TR, the bus request is processed (508), and in the other case, a bus request related with an isochronous TR is processed (506).例文帳に追加

非同期ＴＲのバス要求の場合には、該バス要求を処理し（５０８）、そうでない場合には、等時性ＴＲのバス要求を処理する（５０６）。 - 特許庁

Data from an asynchronous data bus 4 is written to a master register 1 according to the fall of a write signal S2 given as asynchronous with a timer clock S1.例文帳に追加

タイマクロックＳ１とは非同期として与えられるライト信号Ｓ２の立ち下がりで非同期データバス４からのデータをマスタレジスタ１に書き込む。 - 特許庁

An asynchronous transmission DMA(Direct Memory Access) 31 performs DMA transfer of data stored in a RAM(Random Access Memory) connected with a host bus 2 to an asynchronous transmission FIFO(First In, First Out) 32 by unit of packet.例文帳に追加

アシンクロナス送信DMA３１は、ホストバス２に接続されているRAM(Random Access Memory)に格納されているデータをパケット単位でアシンクロナス送信FIFO３２にDMA(Direct Memory Access)転送する。 - 特許庁

To provide an asynchronous bus interface circuit by which a bus access wait for bus access is minimized in a microprocessor, both of writing and reading actions are not physically affected mutually by a series of consecutive bus access actions, and the consecutive asynchronous bus access can be normally performed without stopping the respective actions.例文帳に追加

マイクロプロセッサにはバス・アクセスのためのバス・アクセス・ウエイトを最小とし、一連の連続バス・アクセス動作が書き込み動作、読み出し動作とも互いに物理的な影響を与えず、各動作を停止させることなく連続非同期バス・アクセスを正常に実行することができる非同期バス・インタフェース回路を提供する。 - 特許庁