T cell linesとは 意味・読み方・使い方

Word lines WL0-WL7 are connected to a gate of each transistor T of the cell block MCB0.例文帳に追加

セルブロックＭＣＢ０の各トランジスタＴのゲートにワード線ＷＬ０−ＷＬ７が接続される。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

Cell blocks MCB0, MCB1 constituted by connecting in series plural memory cells MC in which a ferroelectric capacitor C and a cell transistor T are connected in parallel between terminals N1 and N2 is formed along a pair of bit lines BBL, BL.例文帳に追加

強誘電体キャパシタＣとセルトランジスタＴを並列接続してなるメモリセルＭＣを端子Ｎ１，Ｎ２の間に複数個直列接続して構成されたセルブロックＭＣＢ０，ＭＣＢ１が対をなすビット線ＢＢＬ，ＢＬに沿って形成される。 - 特許庁

One electrode in each memory capacitor C in a memory cell MC is connected to one of plural bit lines BLi through a corresponding selection transistor T and the other electrode is connected to one of plate segments PLA, PLB, PLC and PLD.例文帳に追加

メモリセルＭＣにおける各メモリキャパシタＣの一方の電極は、対応する選択トランジスタＴを介して複数のビットラインＢＬｉのうちの１つと接続されており、他方の電極はプレートセグメントＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤの１つと接続されている。 - 特許庁

When a memory cell at the left end is selected, data read out on bit lines BL, BL bar are inputted through a PMOS transistor T to the first local sense amplifiers and a sense output is placed on the read data bus.例文帳に追加

図中左端のメモリセルが選択されると、ビット線ＢＬ，ＢＬバー上の読み出しデータはＰＭＯＳトランジスタＴを通して第１ローカルセンスアンプに入力され、これが第１、第２ローカルセンスアンプでセンスされて、そのセンス出力が読み出しデータバスに出力される。 - 特許庁