Memory dividerとは 意味・読み方・使い方

The relay apparatus 100 is provided with a transmission data memory unit 103 with queues of a number that is a common divider of transmission periods of a plurality of transmission data.例文帳に追加

中継装置１００は、複数の送信データの送信周期の公約数となる数のキューを有する送信データ記憶部１０３を備える。 - 特許庁

The clock generator is composed of a TCXO 1 to be controlled by an AFC circuit 12, a 1st frequency divider 2, a VCO 3, a 2nd frequency divider 4, a phase comparator 5, a charge pump 6, a memory (ROM) 11, a computing section 10, a register 8 and a temperature sensing section 9.例文帳に追加

ＡＦＣ回路１２により制御されるＴＣＸＯ１と、第１分周器２、ＶＣＯ３、第２分周器４、位相比較器５、チャージポンプ６、メモリ（ＲＯＭ）１１、計算部１０、レジスタ８および温度検知部９より構成される。 - 特許庁

In other words, when a digital filter is used as the channel divider 3, the same coefficient data is written in a right coefficient memory 4 and a left coefficient memory 5 being coefficient memories for both right and left systems.例文帳に追加

つまり、デジタルフィルタをチャネルデバイダ３として使用する場合は、左右の両系統の係数メモリであるＲｉｇｈｔ係数メモリ４およびＬｅｆｔ係数メモリ５に、同じ係数データを書込むことになる。 - 特許庁

An 8-bit signal related to the brightness among picture signals stored in a picture memory 51 is divided into higher order 4-bits and lower order 4-bits by a signal divider 52.例文帳に追加

画像メモリ５１に蓄積されている画像信号のうちの輝度に関する８ビットの信号は、信号分割器５２により上位４ビット、下位４ビットに分割される。 - 特許庁

Shading data stored in a shading memory 1 are read out and converted to an analog signal VSD by a D/A converter 2, on the other hand, an input image signal VIN is sampled/held by a sample-and-hold circuit 3, that output VSH is applied to a divider 4, and dividing of VSD/VSH is performed by the divider 4.例文帳に追加

シェーディングメモリ１に記憶しているシェーディングデータを読み出し、Ｄ／Ａ変換器２でアナログ信号Ｖ_SDに変換し、一方入力画像信号Ｖ_INをサンプルホールド回路３でサンプルホールドし、その出力Ｖ_SHを除算器４に加え、除算器４でＶ_SD／Ｖ_SHの除算を行う。 - 特許庁

Each of the circuits 5, 25 is provided with a phase information generating circuit 4, a memory circuit 6, a phase number generating circuit 7, a control circuit 8, a sampling circuit 10, a 1/M frequency division counter 11 and a frequency divider circuit 12.例文帳に追加

これらの回路５、２５は、位相情報発生回路4、メモリ回路6、位相番号発生回路７、制御回路8、標本化回路10、Ｍ分周カウンタ11および分周回路12を備える。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

An adder 30 and a divider 40 generate average data of the number T of images out of a group of T+1 images received by a frame memory 20, and a subtractor 50 generates difference data between the one remaining image and the average data.例文帳に追加

加算器３０および除算器４０により、フレームメモリ２０に入力されたＴ＋１枚の画像群のうちのＴ個の画像の平均データを作成し、残りの１個の画像と平均データとの差分データを減算器５０で作成する。 - 特許庁