Low Voltage Transistor-Transistor Logicとは 意味・読み方・使い方

Also, before a logic state of the MOS transistor is varied, the voltage control circuit 40 ramps down VPP to the low voltage LV from the high voltage HV.例文帳に追加

また、電圧制御回路４０は、前記ＭＯＳトランジスタの論理状態が変化させられる前に、ＶＰＰを前記高電圧ＨＶから前記低電圧ＬＶまでランプダウンさせる。 - 特許庁

The voltage control circuit 40 holds VPP at a voltage VL being lower than the sustaining voltage when a logic state of the MOS transistor is varied, after a logic state of the MOS transistor is varied, the circuit 40 ramps up VPP to voltage HV being higher than the sustaining voltage from the low voltage LV.例文帳に追加

電圧制御回路４０は、前記ＭＯＳトランジスタの論理状態が変化させられる際にはＶＰＰを前記サステイニング電圧より低い電圧ＬＶに保持し、かつ前記ＭＯＳトランジスタの論理状態が変化させられた後に、ＶＰＰを前記低電圧ＬＶから前記サステイニング電圧より高い電圧ＨＶまでランプアップさせる。 - 特許庁

In the semiconductor device 1 hybridly mounted with a logic transistor 10 and a high breakdown voltage transistor 20, an isolation film with an opening region 28, whose outer circumference is formed thick is formed on a low-concentration drain region 24b formed in an Si substrate 2, on both sides of a gate electrode 22 of the high breakdown voltage transistor 20.例文帳に追加

ロジックトランジスタ１０と高耐圧トランジスタ２０が混載された半導体装置１において、高耐圧トランジスタ２０のゲート電極２２両側のＳｉ基板２内に形成された低濃度ドレイン領域２４ｂ上に、外周部が厚く形成された開口領域２８を有する絶縁膜を形成する。 - 特許庁

Also, power consumption is reduced by setting the logic level, so that the power-supply voltage is not applied to in between the source and the drain of the transistor whose threshold is low at standby.例文帳に追加

また閾値の低いトランジスタのソース、ドレイン間に待機時に電源電圧が印加されないように論理レベルを設定することで、消費電力が低減される。 - 特許庁

When MCU 93 of the battery pack 9 sets the logic level of the voltage in the discharge control signal to High (discharge permission), a transistor Q4 is turned ON and the logic level of the voltage in the signal terminals 11C, 12C is set to Low.例文帳に追加

バッテリパック９のＭＣＵ９３が放電制御信号における電圧の論理レベルをＨｉｇｈに設定（放電許可）すると、トランジスタＱ４がＯＮし、信号端子１１Ｃ，１２Ｃにおける電圧の論理レベルがＬｏｗに設定される。 - 特許庁

In the MOS transistor circuit provided with a logic circuit connected between a high-voltage source VDD and a low-voltage source GND and a CMOS output circuit 14 that is connected between the two voltage sources and receives the output of the logic circuit, the CMOS output circuit 14 employs an enhancement P-channel MOS transistor EPMOS and a depletion N-channel MOS transistor DNMOS.例文帳に追加

高電位源ＶＤＤと低電位源ＧＮＤとの間に接続された論理回路と、前記２つの電位源との間に接続され前記論理回路の出力を入力とするＣＭＯＳ出力回路１４とを備えたＭＯＳトランジスタ回路において、前記ＣＭＯＳ出力回路１４はＰチャネルＭＯＳトランジスタＥＰＭＯＳはエンハンスメント型で、ＮチャネルＭＯＳトランジスタＤＮＭＯＳはデプレッション型で構成されていることを特徴とする。 - 特許庁

The floating gate of a memory cell of a nonvolatile memory and a gate electrode of a high voltage transistor regarding the nonvolatile memory are formed of a first polysilicon layer, and the control gate of a memory cell of the nonvolatile memory and the gate electrode of a low voltage transistor regarding a high performance logic circuit network are formed of a second polysilicon layer.例文帳に追加

不揮発性メモリのメモリセルのフローティングゲートと、前記不揮発性メモリに関する高電圧トランジスタのゲート電極とを第１ポリシリコン層によって形成し、前記不揮発性メモリのメモリセルの制御ゲートと、高性能論理回路網に関する低電圧トランジスタのゲート電極とを第２ポリシリコン層によって形成する。 - 特許庁