Kapitel 11

Der MOS-Feldeffekttransistor
(MOSFET), CMOS-Technologie,
FinFET und SOI Transistor

1
2 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

11.1 Aufbau eines MOSFETs, Drainspannung

Abbildung 11.1 (a) zeigt den typischen Aufbau eines MOSFETs (MOS-Feldeffekttransistor). Der Kern des
MOSFETs im Bereich 0 ≤ x ≤ L ist eine MOS-Struktur (s. Abschnitte ?? und ??), an deren Gatemetalli-
sierung die Gatespannung UG anliegt. Es handelt sich hier um einen n-Kanal MOSFET, d. h. der leitende
Kanal entsteht durch eine Inversionselektronenschicht in einem p-leitenden Substratmaterial. Linksseitig
befindet sich der geerdete Sourcekontakt und rechtsseitig der mit der Drainspannung U D belegte Drainkon-
takt. Durch die Drainspannung entsteht ein zusätzliches Potential V(x) im Leitungskanal, welches in Abb.
11.2 (b) am interface zwischen Oxid und Halbleitersubstrat (y = 0) dargestellt ist. die gesamt abfallende
Spannung ist −eU D ≡ −VD .

Abbildung 11.1: (a) Schematischer Aufbau eines n-Kanal Feldeffekttransistors. (b) Durch die Drainspan-
nung verursachte Absenkung der Elektronenenergie V(x) an der Oxyd-Halbleitertrennfläche bei y = 0.

Das Banddiagramm einer n-MOS-Struktur ohne Drainspannung (U D = 0) hat bei Einsetzen der Inversion
die in Abb. 11.2 a dargestellte Form (s. Abb. ??). In Kapitel 11.2 zeigen wir, dass das durch die Drain-
spannung verursachte Zusatzpotential dazu führt, dass die über den Isolator abfallende Spannung Ui und
somit das dortige elektrische Feld zum Drainkontkt hin kleiner wird. In der Folge wird zum Drainkontakt
hin die Inversionselektronendichte immer kleiner. Dieses steht im Gegensatz zur intuitiven Erwartung, dass
die Ladungsträgerdichte sich in der Potentialsenke sich zum Kanalende hin sammeln sollte. Es liegt jedoch
eine Erhaltung des Gesamtstroms vor, der durch das Produkt aus Ladungsträgerdichte und Trägergeschwin-
11.1. AUFBAU EINES MOSFETS, DRAINSPANNUNG 3

digkeit bestimt wird. Da die Elektronen zum Kanalende hin immer schneller werden, nimmt ihre Dichte
daher ab. Für Drainspannung oberhalb der Sättigungsspannung U sat führt dieser Effekt zum in Abb. ??
Abschneiden des Kanals (pinch off). In Kapitel 11.3 wird der Drainstrom iID zwischen Source und Drain
berechnet. Der pinch off führt zu einer Sättigung des Drainstroms, d. h. mit Erhöhung der Drainspannung
wächst der Drainstrom nicht mehr (s. Abb. 11.3).
4 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.2: (a) Banddiagramm eines n-MOS-Kondensators (VD = 0) bei Einsetzen der Inversion.
Es gilt VG = Vi (x) + 2ψB . (b) Näherung für den Fall mit Drainspannung bei Inversion: Die Biegung des
Leitungs- und des Valenzbandes bleibt ψS ∼ 2ψB . Die angelegte Drainspannung führt zu einem zusätzlich
auftretenden Potenzialsprung −V(x) > 0 an der Isolatorgrenzfläche (y = 0, s. Abb. 11.1 (b)). Da VG =
Vi (x) − V(x) + 2ψB , verkleinert sich der Potenzialsprung Vi (x) > 0 über die Isolatorbarriere und damit die
Elektronendichte im Leitungskanal zum Drainkontakt hin.

11.2 Ladungsträgerdichte im Leitungskanal

11.2.1 Ladungsträgerdichte ohne Drainspannung
Im p-dotierten Substrat y > W herrscht Ladungsneutraltät, sodass die Bänder horizontal verlaufen. Daher
fällt das Potenzial innerhalb des Halbleiters im Intervall 0 ≤ y ≤ W ab, wobei W die Verarmungslänge
ist. Die gesamte hierdurch verursachte Bandbiegung in diesem Intervall sei ψ s > 0. Als Bedingung für das
Einsetzen der Inversion definieren wir formal
ψ s = 2ψB , (11.1)
wobei ψB > 0 der Abstand des chemischen Potenzials µ von der Bandlückenmitte im p-Substrat ist. Unter
der Bedingung (11.1) ist der Abstand zwischen der Leitungsbandkante und dem elektrochemischen Po-
tenzial an der Grenzfläche y = 0 identisch mit dem Abstand zwischen dem elektrochemischen Potenzial
und der Valenzbandkante im Substrat. Dies bedeutet bei gleich angenommener effektiver Zustandsdichte in
Leitungs- und Valenzband, dass die Elektronenkonzentration an der Grenzfläche mit der Lochkonzentration
im Substrat übereinstimmt (Inversion). Wir finden für die gesamte angelegte Gatepannung VG = eUG > 0
in der idealen MOS-Struktur
VG = Vi + ψ s . (11.2)
Hier ist Vi ist der Betrag des über dem Isolator abfallenden Potenzials, der gegeben durch
|Q s |d Qs Qd + Qn
Vi = eEi d = e =− = (11.3)
0 i Ci Ci
mit Ci = 0 i /ed und der Breite d der Oxydschicht. Weiterhin ist
Q s = Qd + Qn < 0 (11.4)
11.2. LADUNGSTRÄGERDICHTE IM LEITUNGSKANAL 5

die Gesamtflächenladungsdichte aller Ladungen im Bereich 0 ≤ y ≤ W. Diese besteht aus der Flächen-
ladungsdichte der als vollständig ionisiert angenommenen Akzeptoren Qd = −eNA W und der Flächenla-
dungsdichte der Inversionselektronen Qn . Wir nähern jetzt, dass ψ s ∼ 2ψB für alle Spannungen im Inversi-
onsbereich, VG > VT , sodass
Qd + Qn
VG = Vi + 2ψB = − + 2ψB . (11.5)
Ci
Die Begründung für diese Näherung besteht darin, dass nach Einsetzen der Inversion bei wachsender Gate-
spannung im Wesentlichen nur zusätzliche Inversionselktronenladung im Halbleiter aufgebaut wird. Wegen
ihrer Nähe zum Oxyd führt diese Ladung nur zu Feldern, die im Oxyd abfallen. Sodann
Qn = −Ci (VG − 2ψB ) − Qd . (11.6)
Hier definieren wir die Einsatzspannung VT für die Bildung des Inversionselektronengases durch die Be-
dingung Qn = 0 in (11.5), sodass
Qd
VT = 2ψB − (11.7)
Ci
Für hhere gatespannungen als die Thresholdspannung ändert sich die Verarmungsladung nicht mehr, sodass
Qd = −Ci VT − 2ψB . (11.8)
Einsetzen von (11.8) in (11.6) führt auf
Qn = −Ci vG mit vG = VG − VT (11.9)
In den Übungen zeigen wir
4ψB 0 NA
p
VT = 2ψB + . (11.10)
Ci

11.2.2 Ladungsträgerdichte bei Anlegen einer Drainspannung

Wir addieren, wie in Abb. 11.2 (b) dargestellt, einen von der Drainspannung verursachten zusätzlichen
Potenzialsprung V(x) < 0 in Gl. 11.5. Da die Bandverbiegung im Halbleiter als konstant 2ΨB angenommen
wird, führt dieser zusätzliche Potenzialsprung in Gl. (11.5) auf
VG = Vi (x) + 2ΨB . (11.11)
Im Vergleich mit (11.5) entsteht ein verkleinerter Potenzialsprung Vi (x) < Vi über der Isolatorbarriere
Vi (x) = Vi + V(x) . (11.12)
|{z}
<0

Gleichung (11.13) wird modifiziert zu

Qd + Qn (x)
Vi (x) = . (11.13)
Ci
Es folgt mit der ortsabhängigen Flächenladungsdichte Qn (x) der Inversionselektronen
Qd + Qn (x) Qd + Qn
− = Vi (x) = Vi + V(x) = − + V(x) . (11.14)
Ci C
| {zi }
|{z}
<0
>0

Wir erhalten mit (11.6)

Qn (x) = Qn − Ci V(x) = −Ci (vG + V(x)), (11.15)
wobei wir im letzten Schritt (11.9) angewendet haben Da V(x) < 0 monoton fällt, wird Qn (x) zum Kana-
lende hin immer kleiner.
6 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.3: Links: Experimentelle Ausgangskennlinie eines MOSFETs für VG =

2.5V, 2.75V, 3V, ...., 4V. Rechts: Linearer Teil für kleine Drainspannungen, der Transistor in der Funktion
als Steuerbarer Widerstand, nach [Link]

11.3 Der Drainstrom

Typische Kennlinien eines MOSFETs finden sich in Abb. 11.3. Im Standardzugang wird der Diffusionss-
trom in den Halbleitergleichungen (s. Gl. (??)) vernachlässigt, sodass der Strom im n-Kanal allein durch
den Driftstrom
J~ = eµnE~ (11.16)
gegeben ist. Hier ist n die Dichte und µ die Beweglichkeit der Inversionselektronen. In einem eindimensio-
nalen Modell ist E~ = E(1, 0, 0) und J~ = J(1, 0, 0). Per Definition gilt
eE~ = eE(1, 0, 0) = −∇V pos (x), (11.17)
wobei V pos die Energie eines gedachten Teilchens mit einer positiven Elementarladung ist und −∇V pos die
auf dieses Teilchen wirkende Kraft. Wir definieren V(x) als die von der angelegten Source-Drain-Spannung
hervorgerufene zusätzliche elektrostatische Energie des negativ geladenen Elektronen (dV/dx < 0, s. Abb.
11.1 (b)), sodass V(x) = −V pos (x). Aus Gl. (11.17) ergibt sich dann E = e−1 dV/dx. Für die x-Komponente
der Stromdichte resultiert dann aus (11.16)
dV(x)
J = µn < 0. (11.18)
dx
Am geerdeten Source-Kontakt bei x = 0 gilt V(0) = 0 und am Drainkontakt bei x = L liegt die Drainspan-
nung an sodass V(L) = −eU D ≡ −VD . Der Betrag des Drainstroms ID ergibt sich durch Integration über die
aktive Bauelementregion in y- und z-Richtung
Z Z ∞
ID ≡ dydz|J| = D dy(−J). (11.19)
0

Hierbei ist D die Breite des Transistors in z-Richtung, dessen Eigenschaften in dieser Richtung als homogen
angenommen werden. Bei der unteren Grenze der y-Integration von 0 nehmen wir einen idealen Isolator
mit einer unendlichen Potenzialbarriere an, sodass die Eindringwahrscheinlichkeit der Inversionselektronen
in die Barriere verschwindet. Einsetzen von Gl. (11.18) ergibt
dV ∞
Z
Dµ dV
ID = −Dµ dyn(x, y) ≡ Qn (x), (11.20)
dx 0 e dx
11.3. DER DRAINSTROM 7

Abbildung 11.4: Ausgangskennlinienfeld eines Feldeffekttransistors, die Spannungseinheit u wurde

gewählt, um eine möglichst einfache Darstellung zu bekommen. Dunkelblaue Linien nach Gl. (11.27),
blaugrüne Linie Sättigungsstrom IDsat nach Gl. (11.29). Beide Regime getrennt durch die rot gestrichelte
Linie pinch-off-Bedingung VD = vG (s. Abb. ?? (a)).

wobei Z ∞
Qn (x) = −e dyn(x, y) (11.21)
0

die ortsabhängige Flächenladungsdichte der Inversionseektronen ist. Für kleine Source-Drain-Spannungen

können wir einen linearen Potenzialabfall entlang des Kanals annehmen

VD dV VD
V(x) = − x ⇒ =− (11.22)
L dx L
und können Qn (x) ∼ Qn nach Gl. (11.6) berechnen, sodass nach (11.20)
Dµ VD
ID = Ci vG = βvG VD (11.23)
e L
mit dem Übertragunswertfaktor β = Dµ/eLCi . Für kleine Drainspannungen beginnen die in Abb. 11.3
dargestellten Ausgangskennlinien also linear, wobei die Steigung proportional vG wächst.
Für größere Drainspannungen schrumpft die Elektronendichte zum Kanalende hin. Wir entnehmen Gl.
(11.24)
Qn (x) = Qn − Ci V(x) = −Ci [vG + V(x)]. (11.24)
8 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Da V(x) < 0 monoton fällt, wird Qn (x) zum Kanalende hin immer kleiner. Mit Gl. (11.24) wird Gl. (11.20)
zu
DµCi dV
ID = − [vG + V(x)] . (11.25)
e dx
Wir integrieren nun auf beiden Seiten über x0 von 0 bis x und erhalten mit konstantem ID

V(x)2
" #
DµCi
ID x = − vG V(x) + . (11.26)
e 2

Durch Einsetzen von x = L und V(L) = −VD lässt sich der Strom berechnen

VD2 
 
ID = β vG VD −  .

(11.27)
2

Dieser Ausdruck ist in Abb. 11.3 in blau eingetragen. Für allgemeine x resultiert aus (11.26)
2ID
V(x)2 + 2vG V(x) + x=0
βD
s s
VD2 
 
2I D 2x 
⇔ V(x) = −vG + vG − 2
x = −vG + vG −
2
vG VD − . (11.28)
βD

L 2

(s. Abbn. 11.1 und 11.5). Die Gleichungen (11.27) und (11.28) gelten nach Gl. (11.24) nur, Qn (x) < 0, d.
h. vG + V(x) > 0. Bei zu großen Drainspannungen wird |V(L)| = | − VD | ≥ vG , d.h. es tritt beim Punkt
x = L keine Inversion mehr statt. Bei der Sättigungsdrainspannung VD = V sat = vG verschwindet die
Inversionselektronenflächendichte Qn (x) bei x = L. Es findet der sogenannte ’pinch-off’ des Kanals statt (s.
rote Punkte in Abb. 11.3). Der Drainstrom nimmt dann seinen Maximalwert (Sättigungsstrom)
β 2
IDsat = v (11.29)
2 G
an, den er auch für VD > V sat beibehält (’Sättigungsbereich’, blaugrüne Linien in Abb. 3). Um das Verhal-
ten des Transistors im Sättigungsbereich zu verstehen, formulieren unter Vernachlässigung des Diffusionss-
troms
dV dV
J = −env ∼ −eµn ⇒v=µ , (11.30)
dx dx
d. h. die Geschwindigkeit und auch die dissipierte Leistung nehmen zum Kanalende hin stetig zu. Bei
der Sättigungsspannung VD ≥ V sat ≡ vG verschwindet die Elektronendichte am Kanalende, es findet der
’pinch-off’ des Elektronenkanals statt. Der Drainstrom nimmt dann den maximalen Wert I sat an. Dieser
Sättigungsstrom verändert sich bei weiterer Erhöhung der Drainspannung nicht mehr. Der hierzu führende
Wirkmechanismus ist in der unteren Abb. 11.5 dargestellt: Eine Erhöhung der Drainspannung führt dazu,
dass der Punkt des pinch off (’hot spot’) etwas zum Source-Kontakt hin wandert. Zwischen dem pinch-off
Punkt und dem Drain-Kontakt entsteht ein Bereich, in dem die Inversionselektronendichte verschwindet.
Dieser Bereich entspricht der hochohmigen Verarmungsschicht eines pn-Überganges in Sperrichtung. Die
über V sat hinaus angelegte Drainspannung fällt daher in diesem Bereich ab, sodass über dem Kanal immer
noch V sat abfällt und daher immer noch I sat fließt. Dieser Strom entspricht dem Minoritätsträgerstrom Jgen
über den gesperrten pn-Übergang. Er wird also verlustlos über das Verarmungspotenzial zum Drainkontakt
’gefegt’.
11.3. DER DRAINSTROM 9

Abbildung 11.5: Oben: Veränderung der wichtigen Größen entlang des Kanals: Geschwindigkeit (blau),
Potenzial (rot) und Dichte (grün). Dünn gestrichelt bei Pinch-off. Unten: a) Der Leitungskanal am ’pinch-
off’-Punkt und (b) der Leitungskanal im Sättigungsregime.
10 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.6: a) Schaltplan eines Inverters in CMOS Technik. Oben der p-Kanal FET unten der n-Kanal
FET. b) Schematisch die Ausgangskennlinie des p-Transistors. c) Ausgangskennlinie des n-Transistors (s.
Abb. 11.7). Der elektrische Strom ID/p/n fließt sowohl für Elektronen als auch für Löcher vom Plus- zum
Minuspol.

11.4 Logik Chips in CMOS-Technologie

11.4.1 CMOS-Inverter als Beispiel
Die CMOS(complementary metal oxide-emiconductor)-Technik beruht auf einer Kombination von p-Kanal-
und n-Kanal-Feldeffekttransistoren zur Realisierung von integrierten digitalen sowie analogen Schaltungen.
Diese sehr häufig eingesetzte Technik wurde 1963 von Frank Wanlass bei Fairchild Semiconductor ent-
wickelt. Unter der BiCMOS-Technik versteht man eine Schaltungstechnik, bei der Feldeffekttransistoren
mit Bipolartransistoren kombiniert werden. Dabei werden sowohl der Eingang als auch die logische Ver-
knüpfung in CMOS-Technik realisiert. Für die Ausgangsstufe werden Bipolartransistoren eingesetzt.
Das Grundprinzip der CMOS-Technik lässt sich gut am in Abb. (11.6) gezeigten CMOS-Inverter demons-
trieren: Durch die gleiche Steuerspannung jeweils zweier komplementärer Transistoren (einmal n-Kanal,
einmal p-Kanal) sperrt immer einer der Transistoren und der andere ist leitend. Es fließt somit kein Strom.

• Eine niedrige Spannung von ∼ 0V am Eingang des Inverters entspricht der logischen 0. Sie sorgt
dafür, dass nur der p-Kanal-Transistor Strom leitet und somit die Versorgungsspannung U DD mit
dem Ausgang (A) verbunden ist, der damit auf der logischen 1 steht.
• Liegt am Eingang die Betriebsspannung U DD ist der n-Kanaltransistor leitend und der p-Kanaltransistor
sperrt. Wenn der n-Kanal Transistor leitet, ist die Masse mit dem Ausgang verbunden, was eine logi-
sche 0 bedeutet.
E A
1 0
0 1
11.4. LOGIK CHIPS IN CMOS-TECHNOLOGIE 11

Abbildung 11.7: a) Ausgangskennlinie des n-FETs, b) Ausgangskennlinie des p-FETs bei VDD = 5V Be-
triebsspannung, c) Konstruktion der Arbeitspunkte (rosa Kreise) des Inverters und d) Konstruktion der
Übertragungsfunktion Uin [Link] .

Zur Konstruktion der Übertragungsfunktion eines CMOS-Inverters gehen wir von den in Abb. 11.6 (b)
und (c) schematisch gezeigten Ausgangskennlinien des n-Kanal- und des p-Kanal-FETs aus. Eine positiven
Spannung VDn am n-FET bedeutet eine positive Aufladung der Drain, es fließen also negative Elektronen
von Source nach Drain, der technische Strom fließt in umgekehrter Richtung und IDn ist positiv. Positive
Drain Spannung VDp führt zur negativen Aufladung der Drain und es fließen dann Löcher von Source zur
Drain, was einem positiven IDp entspricht. Beide Transistoren sind gekoppelt durch die Bedingung

IDp = IDn = ID (11.31)

Die Abbildung 11.7 illustriert, wie aus dieser Kopplungsbedingung die Übertragungsfunktion des Inverters
resultiert:
Die Teilbilder (a) und (b) enthalten noch einmal die Kennlinien der Einzeltransistoren, der Scharparameter
ist nun Vin = VGn = VDD − VG p . Teilbild (c) vereinigt beide Kennlien in einem Diagramm, wobei auf
der x-Achse das Argument Vout = VDn = VDD − VDp auftaucht. Weiterhin wird nun IDp = IDn = ID
gesetzt. Die Schnittpunkte der Kurven der beiden Transistoren mit gleichem Vin ergeben die Arbeitspunkte.
Wie in Teilbild (d) dargestellt, folgt direkt die Übertragungsfunktion aus der die Inversionseigenschaften
hervorgehen. Es ist ersichtlich, dass nur beim Umschalten zwischen 0 und 1 ein nennenswerter Strom fließt.
12 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.8: CMOS-Realisierung eines Logik-Gatters durch eine Kombination von eines pull up-
Netzwerkes aus p-Transistoren und eines pull down-Netzwerkes aus n-Transistoren.

11.4.2 Grundprinzipien der CMOS-Technologie

Wie in Abb. 11.8 demonstriert, werden in der CMOS-Technologie die logischen Gatter realisiert durch
das Zusammenwirken eines pull up-Netzwerkes aus p-Transistoren und eines pull down-Netzwerkes aus
n-Transistoren.

• Realisierung der logischen 1 am Ausgang A: pull up-Netzwerk leitend, pull down-Netzwerk sperrend
• Realisieung der logischen 0 am Ausgang A: pull up-Netzwerk sperrend, pull down-Netzwerk leitend

In beiden Fällen ist eines der Netzwerke sperrend, d. h. es fließt kein Strom von der Versorgungsspannung
VDD zur Erde.
11.4. LOGIK CHIPS IN CMOS-TECHNOLOGIE 13

Abbildung 11.9: Das CMOS NAND-Gatter

11.4.3 CMOS NAND-Gatter

Das CMOS NAND-Gatter ist in Abb. 11.9 dargestellt:

• Realisierung der logischen 1 am Ausgang A: Das pull up-Netzwerk leitend, wenn E1 = 0 oder E2 = 0
(Parallelschaltung der p-Transistoren)
Das pull down-Netzwerk sperrt, wenn E1 = 0 oder E2 = 0 (Hintereinanderschaltung der n-Transistoren)
• Realisierung der logischen 0 am Ausgang A: Das pull up-Netzwerk sperrt, wenn E1 = 1 und E2 = 1
(Parallelschaltung der p-Transistoren)
Das pull down-Netzwerk leitet, wenn E1 = 1 und E1 = 0 (Hintereinanderschaltung der n-Transistoren)
Logische Wertetabelle

E1 E2 A
1 1 0
1 0 1
0 1 1
0 0 1
14 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.10: Das CMOS NOR-Gatter

11.4.4 CMOS NOR-Gatter

Das CMOS NOR-Gatter ist in Abb. 11.10 dargestellt:

• Realisierung der logischen 1 am Ausgang A: Das pull up-Netzwerk leitend, wenn E1 = 0 und E2 = 0
(Parallelschaltung der p-Transistoren)
Das pull down-Netzwerk sperrt, wenn E1 = 0 und E2 = 0 (Hintereinanderschaltung der n-Transistoren)
• Realisierung der logischen 0 am Ausgang A: Das pull up-Netzwerk sperrt, wenn E1 = 1 oder E2 = 1
(Parallelschaltung der p-Transistoren)
Das pull down-Netzwerk leitet, wenn E1 = 1 oder E1 = 0 (Hintereinanderschaltung der n-Transistoren)

Logische Wertetabelle
E1 E2 A
0 0 1
1 0 0
0 1 0
1 1 0
11.5. SPEICHERCHIPS 15

11.5 Speicherchips
11.5.1 Einteilung
Es gibt grundsätzlich die folgenden elektronischen Halbleiterspeicherarten

• Flüchtige Speicher: Informationen gehen verloren, wenn sie nicht aufgefrischt werden oder wenn die
Versorgungsspannung abgeschaltet wird. Beispiele: DRAM (dynamic random access memory) als
Arbeitsspeicher, SRAM (static random access memory) als Flashsspeicher

• Nichtflüchtige Speicher: Behalten Information ohne Anlegen der Versorgungsspannung für längere
Zeit (wenigstens Monate)
– Permanente Speicher: Information kann nicht verändert werden
- ROM (read only memory)
- PROM (programmable read only memory, einmalig programmierbar)
– Semi-permanente Speicher: Information kann verändert werden
-EPROM (erasable read only memory, löschbar mit UV-Licht)
-EEPROM (electrically erasable read only memory, elektrisch löschbar)
-Flash-EEPROM electrically erasable read only memory, elektrisch in Blöcken löschbar)
z. B. für USB stick
-FRAM (ferromagnetic random access memory)
-MRAM (magnetoresistive random access memory)
16 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

11.5.2 Static random-access memory (SRAM) in CMOS Technologie

• Wie DRAM (’dynamic RAM’) flüchtiger Speicher, die gespeicherte Information geht bei Abschal-
tung der Betriebsspannung verloren.

• SRAM benötigt im Gegensatz zum DRAM kein periodisches (dynamisches) Auffrischen zur Ver-
meidung von Datenverlust in jeder Datenzelle, sondern behlt seine Dateninformation, solange die
Betriebsspannung anliegt.
• Schneller aber teurer Speicher

• In Prozessoren als Cache

Funktionsweise der isolierten Speicherzelle

• Eine Speicherzelle besteht aus zwei gegenverschalteten CMOS-Invertern, die zwei stabile Zustände
aufweisen (F1 aus Transistoren M1 und M2 und F2 aus Transistoren M3 und M4 in Abb. 11.11) Die
beiden gegenverschalteten CMOS-Invertern verstärken ihren aktuellen Zustand gegenseitig.
Funktionsweise der mit der Chipumgebung durch die word line und die bit line verbundenen Speicherzelle.
Es existieren drei Betriebszustände.

• Standby (warten auf Zugriff):

Wenn die Wordline WL auf 0 steht, trennen die Zugriffstransistoren die Speicherzelle von den Bitlines
bei 1 liegt eine Verbindung vor.
• Lesezugriff (Speicherzustand wurde angefordert) : Wir nehmen an, dass der Speicherzustand bei Q
auf logisch 1 gesetzt ist. Der Lesezugriff startet dann mit dem Aufladen der beiden Bitlines auf die
Hälfte der Betriebsspannung, gefolgt von dem Schalten der Wordline, um beide Zugriffstransistoren
durchzuschalten. Als zweiten Schritt werden dann die jeweiligen Werte von Q und Q auf die Bitlines
übertragen, d. h. BL bleibt aufgeladen und BL wird über M1 und M5 zu einer logischen 1 geladen
(M1 ist aktiviert, weil Q auf eine logische 1 gesetzt ist). BL wird durch M4 und M6 b̈er die Versor-
gungsspannung auf der logischen 0 entladen. Der Unterschied zwischen BL und BL kann dann durch
einen Leseverstärker ausgelesen werden.
• Schreibzugriff (Speicherzustand wird überschrieben) Der Schreibzugriff beginnt damit, dass der zu
schreibende Wert auf die Bitlines gelegt wird. Wenn wir also eine 0 schreiben wollen, wird BL auf
0 und BL auf 1 gesetzt. Beim Schreiben einer 1 werden die beiden Werte vertauscht. In der Fol-
ge wird dann die Wordline geschaltet, sodass der Wert in die Speicherzelle geschrieben wird. Dies
funktioniert, weil die relativ schwachen Transistoren, die die Inverter bilden, durch die relativ starken
Bitlines überschrieben werden können. Eine entsprechende Grö ßenauslegung der Transistoren ist bei
der Herstellung notwendig, damit das Überschreiben einwandfrei funktioniert.
11.5. SPEICHERCHIPS 17

Abbildung 11.11: a) und b) Speicherzelle bestehend aus einer bistabile Kippstufe (Flipflop) aus zwei
CMOS-Invertern F1 und F2 (s. Abb. 11.6, F1 grün und F2 blau). Der Ausgang A1 von F1 ist mit dem
Eingang E2 von F2 verbunden und vice versa. as CMOS SRAM aus sechs Transistoren bestehend. c) Spei-
cherzelle verbunden mit der Außenwelt durch die word line (WL, blau), durch die ein Auslesen durch die
bit line (BL, grün) freigeschaltet wird. (d) Typische Struktur eines SRAM arrays.
18 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.12: a.) Drift-Diffusiver Transport durch einen leitenden Kanal zwischen zwei metallischen
Kontakten, Source und Drain. Auf Grund der vielen Streuer (Kreise mit Kreuzen) bewegt sich der Ladungs-
träger (durchgezogene Linie mit Richtungspfeil) wie ein durch das elektrische Feld getriebener Zufallsgeher
auf seinem Weg von Source nach Drain. b.) Einteilung des Gesamtsystems in Zellen bei ~rn . In jeder Zelle ist
die Lage des Leitungsbandes LB durch das lokale Potenzial definiert, sowie einezeitabhängige lokale Ver-
teilungsfunktion ρ(~rn , ~k, t) der Ladungsträger im Impulsraum. Auf Grund der vielen Streuprozesse ist diese
lokale Verteilungsfunktion nahe an einer Fermifunktion mit einem lokalen elektrochemischen Potenzial.

11.6 FinFETs, SOIFETs und molekulare Transistoren für zukünfti-

ge hochintegrierte Schaltungen
11.6.1 Motivation
Technologische Fortschritte ermöglichen die Verwendung von Bauelementen mit immer kleiner werdenden
Abmessungen in hochintegrierten elektronischen Schaltkreisen. Durch die wachsende Anzahl der bei gege-
bener Chipgröße erzielbaren elektronischen Funktionen sinken die Produktionskosten. Da der Feldeffekt-
transistor (FET) in diesen Schaltungen eine zentrale Rolle spielt, ist dessen Kanallänge eine entscheidende
Größe. Der typische Aufbau eines MOSFET (MOS-Feldeffekttransistor) ist in der folgenden Abbildung
dargestellt.

11.6.2 Tunnelströme und mangelnder Durchgriff der Gateelektrode

Durch den Wandel in den Größenordnungen vom Mikrometermaßstab zum Nanometermaßstab wird eine
drastische Veränderung der Transportmechanismen hervorgerufen: Bei Kanallängen im Mikrometerbe-
reich vollzieht sich der Ladungstransport im Drift-Diffusionsregime. Hier kann angenommen werden, dass
sich durch schnelle Stöße ein lokales Gleichgewicht einstellt, das sich durch lokale quasi-elektrochemische
Potentiale beschreiben lässt. Die im stromführenden Zustand resultierende kleine Störung dieses Gleich-
gewichts kann durch die Boltzmanngleichung berechnet werden. Wie bekannt, resultiert ein Strom der aus
zwei Komponenten besteht, zum einen aus dem Driftstrom, der durch ein elektrisches Feld induziert wird
und zum anderen aus dem Diffusionsstrom, der durch Konzentrationsgradienten hervorgerufen wird,

J~ = eµnE~ + eD∇n
|{z} . (11.32)
|{z}
Feldstrom Diffusionsstrom
11.6. INFETS, SOIFETS UND MOLEKULARE TRANSISTOREN 19

Abbildung 11.13: Ballistischer Quantentransport: Die Ladungsträger werden durch im Kanal kohärente
Streuzustände beschrieben. Diese können sich ausbilden, weil im Gegensatz zum diffusiven Limit in Abb. 1
im ballistischen Fall keine Streuung im Kanal stattfindet. In den gestrichelte Übergangsbereiche ΩS und ΩD .
werden im Teilchenaustausch mit den Kontaktreservoirs Streuzustände gebildet (ein) oder auch reflektierte
(ref) und transmittierte (trans) Komponenten der Streuzustände (reflexionslos) absorbiert. Schematisch mit
gestrichpunkteter Linie gezeigt: Bildung eines Streuzustandes mit einer einlaufenden Transversalmode i =
0 und Absorption einer transmittierten Komponente mit einer Transversalmode i = 1 im Drainkontakt.
Durch die transmittierte Komponente des Streuzustandes entsteht der quantenmechanische Strom.

Die Beweglichkeit berechnet sich nach µ = eτ/m, wobei, wie bereits aus dem Drudemodell bekannt, τ die
mittlere Zeit zwischen zwei inelastischen Stößen des ’zufallsgehenden’ Elektrons ist.
Im Gegensatz dazu, werden bei typischen Längen von unterhalb von einigen zehn Nanometern Streupro-
zesse durch Verunreinigungen oder Gitterschwingungen immer unwichtiger und Quantentransport gewinnt
an Bedeutung [?, ?]. Im Extremfall, dem sogenannten ballistischen Limes, wird angenommen dass die La-
dungsträger ungestreut das Bauelement durchqueren. Die Beweglichkeit als eine über viele Stöße gemittelte
Größe hat dann keine physikalische Bedeutung mehr. Die Dynamik der stromtragenden Ladungsträger wird
durch Wellenfunktionen beschrieben, die im gesamten Bauelement kohärent definiert sind.
Durch das Auftreten von im Bauelement durchgängig kohärenten Wellenfunktionen werden völlig neue
Wirkungsprinzipien möglich, wie der negative differenzielle Widerstand in einer resonanten Tunneldi-
ode belegt [?] . Außerdem ist zu erwarten, dass im ballistischen Limes weit größere Ladunsgsträger-
geschwindigkeiten als die Sättigungsgeschwindigkeit im Drift-Diffusionsmodell möglich sind.
Es entstehen auch Nachteile, die eine fortschreitende Miniaturisierung der Standardarchitektur der FETs
stark erschweren. Dies sind im Wesentlichen Tunneleffekte zum Einen durch die Isolatorbarriere und zum
Anderen durch die Source-Drainbarriere. Erstere führen zu Gate − leakage Strömen, die man durch alter-
native Gateisolatoren mit einer hohen Dielektrizitätskonstant (’high-k dielectrics’) einzudämmen versucht.
Die Auswirkung von Source-Drain Tunnelströmen ist in Abb. 11.14 demonstriert: Es ergeben sich im
leitenden Zustand des Transistors gerundete I-V-Kennlinien mit einem schwachen, fast linearen Anstieg
für größere Drainspannungen (’quasi-Sättigung’). An Stelle sperrenden Zustands im Mikrotransistor ergibt
sich im Nanotransistor nur ein quasi-sperrender Zustand. Hier führen die Tunnelströme über die Source-
Drainbarriere zu signifikanten Leckströmen, die zu einer positiven Krümmung der I-V-Kennlinien führen.
Zwischen dem leitendem Regime mit negativer Kennlinienkrümmung und dem sperrendem-Regime mit
positiver Krümmung existiert eine nahezu lineare Schwellkennlinie.
20 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.14: Ausgangskennlinien eines breiten Transistors von INTEL mit L = 10nm nach [?].

Abbildung 11.15: Aufbau eines FinFETs

11.6. INFETS, SOIFETS UND MOLEKULARE TRANSISTOREN 21

Abbildung 11.16: Aufbau eines SOIFETs a) (Fully Depleted Silicon on Insulator) aus einer Broschüre ’The
22FDXT M Platform’ (22nm Kanallänge) von GLOBALFOUNDRIES.
22 KAPITEL 11. DER MOS-FELDEFFEKTTRANSISTOR

Abbildung 11.17: Aufbau eines molekularen Transistors mit Graphenstreifen als Leitungskanal nach Ref.
[?].
Kapitel 23

Übungen zu 11. Der

MOS-Feldeffekttransistor (MOSFET)

23.1 Berechnung der Einsatzspannung VT

Zur Berechnung Einsatzspannung stellen wir im Bereich 0 ≤ y ≤ W die Poissongleichung

d2 e2
ψ(y) = − NA (23.1)
dy2 0
auf mit den Randbedingungen ψ(W) = 0 und ψ(0) = −2ψB . Die Lösung ist

e2
ψ(y) = − NA (W − y)2 , (23.2)
20
wobei
4ψB 0
r
W= . (23.3)
NA e2
Es folgt dann
Qd = −eNA W = − 4ψB 0 NA
p
(23.4)
und damit aus Gl. (11.8)
4ψB 0 NA
p
VT = 2ψB + . (23.5)
Ci